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J-GLOBAL ID：200903046912044055

半導体装置およびその製造方法

Inventor：
平野 有一

About 平野 有一


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 吉田 茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999154685
Publication number (International publication number)：2000269509
Application date： Jun. 02, 1999
Publication date： Sep. 29, 2000
Summary：
【要約】【課題】 SOI型の薄膜トランジスタのボディ電位を取り出して固定可能とする。【解決手段】 ゲート電極107によって図1の左側に区分された領域には、図1の上下方向に沿って順に第1のソース領域103a、ボディ電位取り出し領域105、第2のソース領域103bが形成される。第1及び第2のソース領域103a,103bはn+型であり、ボディ電位取り出し領域105はp+型である。薄膜トランジスタ100では、ボディ電位取り出し領域105がボディ電位を引き出すことができる。
Claim (excerpt)：
絶縁体と、前記絶縁体に隣接する第1主面と、前記第1主面と反対側の第2主面とを有する第1導電型の第1半導体層と、前記第2主面上に設けられた絶縁層と、前記絶縁層上で第1方向に延在し、その直下を境にして前記第1半導体層を前記第1の方向と直交する第2方向に沿って第1及び第2の領域に区分する制御電極と、前記第1の領域において設けられる前記第1導電型とは反対の第2の導電型の第2半導体層と、それぞれ前記第2の領域において前記第2主面から前記第1主面にかけて設けられ、それぞれが前記第1導電型、前記第2導電型、前記第1導電型であり、前記第1領域側の前記制御電極の側端に沿って前記第2主面において順次露出する第3半導体層、第4半導体層、第5半導体層とを備える半導体装置。
FI (2)：
H01L 29/78 626 B ,  H01L 29/78 616 V
F-Term (15)：
5F110AA02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE24 ,  5F110EE32 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HM04 ,  5F110HM05 ,  5F110HM15 ,  5F110NN80
Patent cited by the Patent：
Cited by examiner (3)
  • 特開平3-079034
  • 半導体装置及びその製造方法
    Gazette classification：公開公報   Application number：特願平7-207991   Applicant：富士通株式会社
  • 特開昭57-027070

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