Pat
J-GLOBAL ID：200903047127247929
論理回路のレイアウトパターン検証方法
Inventor：
,
,
Applicant, Patent owner：
Agent (1)：
中村 茂信
Gazette classification：公開公報
Application number (International application number)：1991221651
Publication number (International publication number)：1993082611
Application date： Sep. 02, 1991
Publication date： Apr. 02, 1993
Summary：
【要約】【目的】 線路抵抗の相違までも考慮し、その影響を受けず、またアナログシュミレータが変更された場合でも対応し得る論理回路のレイアウトパターン検証方法を提供する。【構成】 レイアウトパターンより抽出された寄生容量及び寄生抵抗を用いてπ型等価回路を求め、立上がり時はPMOSトランジスタ、立下がり時はNMOSトランジスタ構成及びW/Lより電流源の接続を求め、π型等価回路と電流源より節点方程式を構成し、節点方程式を時間ステップで計算させることにより、各節点の電圧を求め、各ゲートの入力電圧がスレッショルドレベルを越えたか否かを判定し、ゲートの入力電圧がスレッショルドレベルを越えた時、それぞれのゲートの遅延時間を求めて登録する。
Claim (excerpt)：
レイアウトパターンより抽出された寄生容量及び寄生抵抗を用いてπ型等価回路を求める過程と、立上がり時はPMOSトランジスタ、立下がり時はNMOSトランジスタ構成及びW/Lより電流源の接続を求める過程と、π型等価回路と電流源より節点方程式を構成する過程と、節点方程式を時間ステップで計算させることにより、各節点の電圧を求める過程と、各ゲートの入力電圧がスレッショルドレベルを越えたか否かを判定し、ゲートの入力電圧がスレッショルドレベルを越えた時、それぞれのゲートの遅延時間を求めて登録する過程と、からなることを特徴とする論理回路のレイアウトパターン検証方法。
IPC (2)：
Return to Previous Page
