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J-GLOBAL ID：200903047263947543
電気的消去可能でプログラム可能な読出し専用メモリ
Inventor：
,
Applicant, Patent owner：
Agent (1)：
高月 猛
Gazette classification：公開公報
Application number (International application number)：1992216950
Publication number (International publication number)：1993218357
Application date： Aug. 14, 1992
Publication date： Aug. 27, 1993
Summary：
【要約】【目的】過度消去現象を防止でき、また消去されたセルのしきい電圧を最適の状態とできるようなNAND論理型のEEPROMの提供。【構成】通常の消去過程と同様の第1消去動作により一括的にセルトランジスタCT1〜CT8の消去を行った後に、セルトランジスタCT6が過度消去されているとすると、セルトランジスタCT6のゲートには最適しきい電圧対応電圧(例えば4V)を印加し、セルトランジスタCT7、CT8及び接地接続トランジスタGTには電源電圧(例えば5V)を印加し、そしてセルトランジスタCT1〜CT5、ビットライン選択トランジスタ200、及びストリング選択トランジスタSTのゲートには高電圧供給手段100の出力電圧以上の高電圧(例えば13V)を印加するようにし、高電圧供給手段100の出力電圧(例えば13V)をセルトランジスタCT6のドレインに印加するようにしてなる。
Claim (excerpt)：
チャネルがビットラインと接地電圧端との間に直列に接続され、各ワードラインにゲートがそれぞれ接続された複数のセルトランジスタを有するメモリストリングを備えた電気的消去可能でプログラム可能な読出し専用メモリにおいて、メモリストリングに第1高電圧を供給するための高電圧供給手段と、高電圧供給手段とメモリストリングとの間にチャネルが接続され、ビットライン選択信号をゲートに受けるようにされたビットライン選択トランジスタとを備え、第1消去動作で、ビットライン選択信号を第1電圧としてビットライン選択トランジスタのゲートに印加し、そしてセルトランジスタのゲートには消去電圧を印加することで、各セルトランジスタを一括的に消去し、第2消去動作で、セルトランジスタの内の何れかを選択してゲートに第2電圧を印加すると共に、選択されたセルトランジスタと接地電圧端との間に位置するセルトランジスタのゲートには第3電圧を印加し、ビットラインと選択されたセルトランジスタとの間に位置するセルトランジスタのゲートには第2高電圧を印加し、そしてビットライン選択信号を第2高電圧としてビットライン選択トランジスタのゲートに印加することで、選択されたセルトランジスタのドレインに第1高電圧を加えるようにすることにより、セルトランジスタのしきい電圧の調整がなされるようになっていることを特徴とする電気的消去可能でプログラム可能な読出し専用メモリ。
IPC (4)：
H01L 27/115
, G11C 16/06
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 309 C
, H01L 29/78 371
