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J-GLOBAL ID：200903047273237161

半導体デバイスのクラックストップ形成方法及び半導体デバイス

Inventor： エリック ジェフリー ホワイト
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外6名)
Gazette classification：公開公報
Application number (International application number)：1993293707
Publication number (International publication number)：1994232256
Application date： Nov. 24, 1993
Publication date： Aug. 19, 1994
Summary：

【要約】【目的】 誘電体層及び半導体基板のマイクロクラックの広がりを防止する。【構成】 半導体デバイスのクラックストップを形成する方法において、複数の能動領域2及び非能動領域を有する基板1上に誘電体層を蒸着するステップと、能動領域2にバイアを有し、非能動領域に溝5を有し、各溝5が能動領域2の一つを囲む連続ループを形成するように誘電体をパターン形成するステップと、複数の接点及び複数のタングステンリングを生成するためにバイア及び溝5にタングステンを蒸着するステップと、を有する。

Claim (excerpt)：

半導体デバイスのクラックストップを形成する方法であって、(a)複数の能動及び非能動領域を有する半導体基板上に誘電性材料を蒸着するステップと、(b)前記能動領域にバイアを有し、前記非能動領域に溝を有し、各溝が前記能動領域の一つを囲む連続ループを形成するように前記誘電性材料をパターン形成するステップと、(c)複数の接点及び複数の金属リングを生成するために前記バイア及び前記溝に第1の金属を蒸着するステップと、を有することを特徴とする半導体デバイスのクラックストップ形成方法。

IPC (2)：

H01L 21/78 ,  H01L 21/3205

Patent cited by the Patent：

Cited by examiner (4)

• 特開平2-211652
  
• 特開平1-309351
  
• 特開平3-030357
  
• 特開平3-283637