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J-GLOBAL ID：200903047333181373

トレンチ・キャパシタを備えた垂直トランジスタを有するメモリ

Inventor： スチュアート・マクアリスター・バーンズ・ジュニア ,  フセイン・イブラヒム・ハナフィー ,  パワード・レオ・カルター ,  ワルデマル・ヴォルター・ココン ,  ジェフリー・ジェイ・ウェルサー
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 坂口 博 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998007119
Publication number (International publication number)：1998256510
Application date： Jan. 19, 1998
Publication date： Sep. 25, 1998
Summary：

【要約】【課題】 ピラーと深型トレンチ・キャパシタを有する垂直半導体デバイスの高密度実装アレイとそれを作成する方法を開示する。【解決手段】 ピラー230は、トランジスタ・チャネルとして機能し、上部ドープ領域240と下部ドープ領域405との間に形成される。下部ドープ領域405は、セルフアライン式であり、ピラーの下に位置する。このアレイは、ビット線314の列とワード線275の行とを有する。すべてのセルの下部ドープ領域405は、セル・サイズを増加せずに互いに分離され、セルの最小面積を維持する。深いトレンチ・キャパシタ405、580、585はアレイ面積を増加させないので、このアレイはギガビットのDRAMアプリケーションに適している。

Claim (excerpt)：

基板と、前記基板上に形成されたピラーを有するセルのアレイであって、前記ピラーが行と列に配置され、前記ピラーのそれぞれが上方に延び、第1のタイプの不純物でドープした上部領域と、第2のタイプの不純物でドープした中間領域と、前記第1のタイプの不純物でドープした下部領域とを有し、前記中間領域が前記上部領域と前記下部領域との間にある、セルのアレイと、前記中間領域において各前記ピラーの少なくとも1つの側壁上に形成され、前記上部領域と前記下部領域との間の抵抗を制御するためのゲート領域と、前記ピラーを分離するトレンチ内の前記ピラーのそれぞれの周りに形成されたトレンチ・キャパシタであって、前記トレンチが行と列に配置され、前記トレンチ・キャパシタのそれぞれが記憶電極と、前記トレンチを裏打ちする誘電層と、前記誘電層の上の前記トレンチ内に形成されたプレート電極とを有し、前記下部領域が前記トレンチ・キャパシタの前記記憶電極として機能するトレンチ・キャパシタとを含む半導体デバイス。

IPC (9)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/24 ,  H01L 21/3065 ,  H01L 21/76 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (9)：

H01L 27/10 671 B ,  H01L 21/24 ,  H01L 21/302 J ,  H01L 21/76 L ,  H01L 27/10 434 ,  H01L 27/10 621 Z ,  H01L 27/10 625 C ,  H01L 27/10 681 B ,  H01L 29/78 371