Pat

J-GLOBAL ID：200903047475833440

半導体装置の製造方法および半導体装置

Inventor： 野口 純司 ,  齋藤 達之 ,  大橋 直史 ,  山口 日出 ,  近藤 誠一
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998167904
Publication number (International publication number)：2000003912
Application date： Jun. 16, 1998
Publication date： Jan. 07, 2000
Summary：

【要約】【課題】 CMP法により配線またはプラグを形成する際のエロージョンまたはディッシングを抑制する。【解決手段】 銅膜25の表面にそのCMP法による研磨速度が銅膜25の研磨速度よりも小さいストッパ膜26を形成し((a)および(d))、CMP法により銅膜25およびストッパ膜26を研磨する。ストッパ膜26はたとえばチタン(Ti)膜、タンタル(Ta)膜、タングステン(W)膜、窒化タングステン(WN)膜、窒化タンタル(TaN)膜から選択される。配線密度が大な領域(b)では、研磨すべき銅膜25の量は少ないがストッパ膜26の量が多く、一方、配線密度が小な領域(e)では、研磨すべき銅膜25の量は多いがストッパ膜26の量が少ないため、ほぼ同量だけ研磨され、両者の研磨が終了するジャストエッチ状態は、ほぼ同時に達成される((c)および(f))。

Claim (excerpt)：

その主面に回路素子が形成された半導体からなる基板または半導体層を有する基板と、前記基板の主面上の何れかの被膜層に形成された被膜であってその表面に凹凸形状を有する第1被膜と、前記第1被膜の凹部に埋め込んで形成された埋め込み部材、または前記第1被膜を覆いその表面が平坦化された平坦化層とを有する半導体装置の製造方法であって、前記第1被膜上に前記埋め込み部材または平坦化層となる第2被膜を形成する第1工程と、前記第2被膜上に前記第2被膜よりもCMP法による研磨速度の小さい第3被膜を堆積する第2工程と、前記第3被膜および第2被膜をCMP法により研磨して前記埋め込み部材または平坦化層を形成する第3工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/3205 ,  H01L 21/304 622

FI (2)：

H01L 21/88 K ,  H01L 21/304 622 X

F-Term (11)：

5F033AA02 ,  5F033AA04 ,  5F033AA19 ,  5F033AA23 ,  5F033AA66 ,  5F033BA15 ,  5F033BA17 ,  5F033BA25 ,  5F033BA41 ,  5F033EA05 ,  5F033EA25