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J-GLOBAL ID：200903047620922830

半導体装置の製造方法

Inventor： 薄島 章弘 ,  田古 和樹
Applicant, Patent owner： 富士通株式会社
Agent (1)： 高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：1994217555
Publication number (International publication number)：1996083786
Application date： Sep. 12, 1994
Publication date： Mar. 26, 1996
Summary：

【要約】【目的】リソグラフィを用いた半導体装置の製造技術に関し、リソグラフィ工程で裾引きや食い込みを防止することのできる半導体装置の製造方法を提供する。【構成】 シリコン基板上に窒化シリコン膜を堆積する工程と、前記窒化シリコン膜表面に酸化シリコン膜または酸化窒化シリコン膜を形成する工程と、前記酸化シリコン膜または酸化窒化シリコン膜表面上に、光酸発生剤を含む化学増幅型レジスト膜を塗布する工程と、前記光酸発生剤を活性化して酸を発生させる照射線を、前記化学増幅型レジスト膜に選択的に照射する工程と、前記化学増幅型レジスト膜を現像し、レジストパターンを得る工程と、前記レジストパターンをマスクとして前記窒化シリコン膜を選択的にエッチングして窒化シリコン膜パターンを得る工程とを含む。

Claim (excerpt)：

シリコン基板上に窒化シリコン膜を堆積する工程と、前記窒化シリコン膜表面に酸化シリコン膜または酸化窒化シリコン膜を形成する工程と、前記酸化シリコン膜または酸化窒化シリコン膜表面上に、光酸発生剤を含む化学増幅型レジスト膜を塗布する工程と、前記光酸発生剤を活性化して酸を発生させる照射線を、前記化学増幅型レジスト膜に選択的に照射する工程と、前記化学増幅型レジスト膜を現像し、レジストパターンを得る工程と、前記レジストパターンをマスクとして前記窒化シリコン膜を選択的にエッチングして窒化シリコン膜パターンを得る工程とを含む半導体装置の製造方法。

IPC (4)：

H01L 21/3065 ,  G03F 7/11 503 ,  G03F 7/26 ,  H01L 21/027

FI (2)：

H01L 21/302 H ,  H01L 21/30 502 R