Pat
J-GLOBAL ID：200903047638864950
アナログ-デジタル変換回路
Inventor：
,
Applicant, Patent owner：
Agent (1)：
福島 祥人
Gazette classification：公開公報
Application number (International application number)：2001183898
Publication number (International publication number)：2003008439
Application date： Jun. 18, 2001
Publication date： Jan. 10, 2003
Summary：
【要約】【課題】 回路構成の複雑化および回路規模の増大を伴うことなく高い変換精度を保ちつつ変換速度が高速化されたアナログ-デジタル変換回路を提供することである。【解決手段】 アナログ-デジタル変換回路1において、1段目〜3段目の回路3,4,5は、サブA/Dコンバータ9、D/Aコンバータ10、演算増幅回路11、減算回路12および演算増幅回路13を備える。減算回路12および演算増幅回路13が差分増幅器14を構成する。1段目〜3段目の回路3〜5内の演算増幅回路11,13の利得は2である。各段の回路3〜5内のサブA/Dコンバータ9の基準電圧レンジがD/Aコンバータ10の基準電圧レンジの1/2に設定されることにより、D/Aコンバータ10の出力電圧レンジが演算増幅回路11の出力電圧レンジに一致する。
Claim (excerpt)：
複数段の回路からなる多段パイプライン構成を有し、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ-デジタル変換器と、入力されたアナログ信号を増幅する演算増幅回路と、前記アナログ-デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル-アナログ変換器と、前記演算増幅回路から出力されるアナログ信号と前記デジタル-アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、最終段の回路を除く少なくとも1段の回路において、前記演算増幅回路が1よりも大きい利得を有し、前記演算増幅回路の出力電圧範囲と前記デジタル-アナログ変換器の出力電圧範囲とが等しくなるように前記デジタル-アナログ変換器の入力電圧範囲および前記アナログ-デジタル変換回路の出力電圧範囲がそれぞれ独立に設定されたことを特徴とするアナログ-デジタル変換回路。
IPC (2)：
FI (2)：
F-Term (14)：
5J022AA15
, 5J022AB04
, 5J022BA01
, 5J022BA05
, 5J022BA06
, 5J022CA07
, 5J022CB01
, 5J022CB02
, 5J022CB06
, 5J022CC00
, 5J022CE08
, 5J022CF01
, 5J022CF02
, 5J022CF07
Cited by examiner (2)
-
A 10b 20-Msample/s 28 mW CMOS ADC in ASIC process
-
A 10b 20-Msample/s 28 mW CMOS ADC in ASIC process
Return to Previous Page
