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J-GLOBAL ID：200903047694416154

制御信号発生回路

Inventor： 志賀 知久
Applicant, Patent owner： ソニー株式会社
Agent (1)： 杉山 猛 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994138353
Publication number (International publication number)：1995326127
Application date： May. 27, 1994
Publication date： Dec. 12, 1995
Summary：

【要約】【目的】 P1394シリアルバスで接続されたVTR間でAVデータを伝送するシステムにおいて、受信側のVTRがFIFOに保持されているデータを所望のタイミングで読み出すためのタイミング信号を作成する。【構成】 受信側のVTRは、FIFOに入力されたパケットを一定時間後に読み出す。読み出す時刻の目標値は、パケット番号が0のパケットに書かれているシンクタイムから作成する。そして、カウンタ値Nが目標値nからこの目標値に最大補正値mの2倍を加えたn+2mまでの検出範囲に入った時に、読み出し始める。この図の場合、カウンタ値Nが目標値nを越えた時刻t3からパケットを読み出し始めている。

Claim (excerpt)：

通信サイクルの開始を示すパケットとデータパケットとを受信し、該データパケットを一時蓄積手段に書き込むと共に、書き込み速度と異なる速度で読み出す装置において読み出しタイミングを制御する信号を発生する回路であって、計数値が鋸波状に変化し、かつ前記通信サイクルの開始を示すパケットに付与されている時刻情報により補正される計数回路と、所定の時間毎に前記データパケットに付与されている時刻情報を基に前記データパケットを読み出す時刻の目標値を得る回路と、該目標値と前記計数回路の出力値とを比較し、前記計数回路の出力値が該目標値を越え、かつ最も近い値となった時に、前記読み出しタイミングを制御する信号を発生する回路と、を備えることを特徴とする制御信号発生回路。

IPC (4)：

G11B 20/10 ,  H04L 7/00 ,  H04L 12/28 ,  H04L 13/08