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J-GLOBAL ID：200903047749421373

半導体装置の製造方法

Inventor： 高石 芳宏
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 志賀 正武
Gazette classification：公開公報
Application number (International application number)：1996037950
Publication number (International publication number)：1997232535
Application date： Feb. 26, 1996
Publication date： Sep. 05, 1997
Summary：

【要約】【課題】 フォトリソグラフィー工程を増やすことなく、ゲート電極を確実に形成することのできる、トレンチゲート型トランジスタと平面型トランジスタを兼ね備えた半導体装置の製造方法を提供する。【解決手段】 周辺回路部Dに周辺回路部トランジスタ14用のゲート絶縁膜、ポリシリコン膜、WSi膜を形成した後、全面に酸化膜21を堆積する。次に、セルアレイ部Cではトレンチ形成領域、周辺回路部Dではゲート電極形成領域以外の領域の酸化膜21を選択的に除去し、残した酸化膜21をマスクとしてセルアレイ部Cではシリコン基板15をエッチングしてトレンチ17を形成し、周辺回路部Dではポリシリコン膜、WSi膜をエッチングしてゲート電極25を形成する。その後、セルアレイ部Cのトレンチ17内にセルトランジスタ12用のゲート絶縁膜18、ゲート電極19を形成する。

Claim (excerpt)：

半導体基板に形成されたトレンチ内にゲート電極が埋め込まれたトレンチゲート型トランジスタと、半導体基板上にゲート電極が設けられた平面型トランジスタの2種類の異なるトランジスタを有する半導体装置の製造方法において、前記トレンチゲート型トランジスタのトレンチを形成するためのフォトリソグラフィー工程と、前記平面型トランジスタのゲート電極を形成するためのフォトリソグラフィー工程が、同一の工程であることを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

FI (3)：

H01L 27/10 671 B ,  H01L 27/10 681 F ,  H01L 27/10 681 B