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J-GLOBAL ID：200903047886386887
半導体素子の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1991328861
Publication number (International publication number)：1993167008
Application date： Dec. 12, 1991
Publication date： Jul. 02, 1993
Summary：
【要約】【目的】 本発明は、半導体素子の中でもDRAMのキャパシタ部の製造方法に関するもので、キャパシタとしての誘電体膜(実施例ではTa2 O5 膜)を形成する場合に、下部電極(実施例ではポリシリコンであるSi層)の表面にシリコン酸化膜が形成されて、キャパシタ容量の低下を招くことを除去することを目的とするものである。【構成】 前記目的達成のために本発明では、キャパシタ部の下部電極6表面を窒化してシリコン窒化膜(実施例ではSi3 N4 膜)7を形成した後、その上に誘電体膜(実施例ではTa2 O5 膜)8を形成するようにした。
Claim (excerpt)：
半導体素子のキャパシタ部の製造方法として、半導体基板上に、キャパシタ部の下部電極を形成した後、その表面を窒化して窒化膜を形成し、該窒化膜の上に誘電体膜を形成することを特徴とする半導体素子の製造方法。
IPC (3)：
H01L 27/04
, H01L 21/318
, H01L 27/108
