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J-GLOBAL ID：200903048009466337

メモリセル並びにその制御方法及び製造方法

Inventor： 國清 辰也
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 吉田 茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999161077
Publication number (International publication number)：2000349258
Application date： Jun. 08, 1999
Publication date： Dec. 15, 2000
Summary：

【要約】【課題】 キャパシタからのリーク電流を低減し、リフレッシュ動作同士の間隔、即ちリフレッシュポーズ時間が長いDRAMのメモリセルを提供する。【解決手段】 セルトランジスタとして機能するトランジスタ91aのソース/ドレイン領域6aが、パッド10a及びストレージノード11aを介してキャパシタ18aの下部電極15に接続されている。ポーズ時において下部電極15は空乏化しない一方、パッド10a及びストレージノード11aの少なくともいずれか一方が空乏化することにより、そこでの電圧降下を増大させる。かかる電圧降下により、トランジスタ91aのゲート端電界が緩和され、TATによるリーク電流が低減される。

Claim (excerpt)：

一対のソース/ドレイン領域とゲート電極とを有するセルトランジスタと、一の前記ソース/ドレイン領域上に設けられ、約5×1017/cm3以上約1×1020/cm3以下の第1の不純物濃度を有する第1半導体層と、前記第1半導体層上に設けられ、約4×1020/cm3以上の第2の不純物濃度を有する第2半導体層と、前記第2半導体層上に設けられた誘電体層と、前記誘電体層及び前記前記第2半導体層と共にキャパシタを構成し、前記第2半導体層を対向電極とする電極とを備えるメモリセル。

IPC (4)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3)：

H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 651

F-Term (43)：

5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC16 ,  5F038CD18 ,  5F038DF05 ,  5F083AD01 ,  5F083AD03 ,  5F083AD10 ,  5F083AD24 ,  5F083AD48 ,  5F083AD62 ,  5F083AD69 ,  5F083GA03 ,  5F083GA05 ,  5F083JA02 ,  5F083JA03 ,  5F083JA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA19 ,  5F083JA32 ,  5F083JA33 ,  5F083JA35 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR15 ,  5F083PR18 ,  5F083PR21 ,  5F083PR25 ,  5F083PR29 ,  5F083PR33 ,  5F083PR34 ,  5F083PR36 ,  5F083PR40