Pat

J-GLOBAL ID：200903048164362181

誘電体薄膜パターンの形成方法および積層パターンの形成方法

Inventor： 越戸 義弘 ,  藤林 桂 ,  豊田 祐二 ,  大川 忠行 ,  高橋 亮一郎
Applicant, Patent owner： 株式会社村田製作所
Agent (1)： 中野 雅房
Gazette classification：公開公報
Application number (International application number)：1998337868
Publication number (International publication number)：2000164575
Application date： Nov. 27, 1998
Publication date： Jun. 16, 2000
Summary：

【要約】【課題】 低損失誘電体薄膜を常温蒸着とリフトオフ法により形成できるようにする。【解決手段】 基板1の上に所定のレジストパターン2を形成した後、レジストパターン2の上から基板1上に導体(Cu)薄膜4を150°C以下の基板温度で常温蒸着させ、ひきつづきCeO2、Sm2O3、Dy2O3、Y2O3、TiO2、Al2O3、MgOのうちいずれかからなる誘電体薄膜5を下層の導体薄膜4上に150°C以下の基板温度で常温蒸着させ、誘電体薄膜5の上に導体(Cu)薄膜6を150°C以下の基板温度で常温蒸着させる。この後、レジストパターン2と共にその上の導体薄膜4,6と誘電体薄膜5を剥離させ、リフトオフによって配線パターン7を形成する。

Claim (excerpt)：

基板の上方にレジストパターンを形成した後、レジストパターンの上から基板上方に誘電体薄膜を蒸着させ、前記レジストパターンを除去することにより前記誘電体薄膜をパターニングする方法であって、前記誘電体薄膜の材料として、CeO2、Sm2O3、Dy2O3、Y2O3、TiO2、Al2O3、MgOのうち少なくとも1つを用いることを特徴とする誘電体薄膜パターンの形成方法。

IPC (3)：

H01L 21/3065 ,  H01P 3/16 ,  H05K 3/46

FI (3)：

H01L 21/302 K ,  H01P 3/16 ,  H05K 3/46 Q

F-Term (23)：

5E346AA02 ,  5E346AA13 ,  5E346AA15 ,  5E346AA33 ,  5E346AA36 ,  5E346BB02 ,  5E346CC17 ,  5E346CC21 ,  5E346CC32 ,  5E346DD07 ,  5E346DD16 ,  5E346DD32 ,  5E346EE33 ,  5E346EE35 ,  5E346GG01 ,  5E346GG23 ,  5E346HH32 ,  5F004DB00 ,  5F004DB13 ,  5F004EA08 ,  5F004EA17 ,  5F004EB02 ,  5J014HA01

Patent cited by the Patent：

Cited by examiner (5)

• 特開昭57-155383
  
• 特開昭57-155383
  
• 特開2047-002349
  
• 特開平4-069977
  
• 特開昭59-002349