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J-GLOBAL ID：200903048170504290

半導体装置の製造方法

Inventor： 中村 武宏
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 大川 宏
Gazette classification：公開公報
Application number (International application number)：1995002252
Publication number (International publication number)：1996191103
Application date： Jan. 10, 1995
Publication date： Jul. 23, 1996
Summary：

【要約】【目的】接続孔の縮小による集積度の向上が可能であるとともに、上記接続孔のステップカバレッジが良好な半導体装置の製造方法を提供する。【構成】本発明の第1の構成では、接続孔4の形成のための絶縁膜2のエッチングは、等方性ウェットエッチング(図1(b))、等方性ドライエッチング(図1(c))及び異方性ドライエッチング(図1(d))の順番に実施される。本発明の第2の構成では、接続孔4の形成のための絶縁膜2のエッチングは、等方性ウェットエッチング(図1(b))、異方性ドライエッチング、等方性ドライエッチングの順番に実施される。このようにすれば、接続孔の大きさを大きくすることなく(集積度を低下することなく)、ステップカバレッジを改善することができる。

Claim (excerpt)：

絶縁膜の上下に配設される導体又は半導体を接続する接続孔を前記絶縁膜上のマスクの開口を通じての前記絶縁膜のエッチングにより形成する半導体装置の製造方法において、前記エッチングは、等方性ウェットエッチング、等方性ドライエッチング及び異方性ドライエッチングの順番に実施されることを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/306

FI (4)：

H01L 21/90 C ,  H01L 21/302 J ,  H01L 21/306 F ,  H01L 21/306 Q