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J-GLOBAL ID：200903048370243288

半導体素子の配線の形成方法

Inventor： 梅村 栄一
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993074920
Publication number (International publication number)：1994291120
Application date： Apr. 01, 1993
Publication date： Oct. 18, 1994
Summary：

【要約】【目的】 配線の抵抗を表面付近程小さくすることにより、配線の信頼性を高めることができる半導体素子の配線の形成方法を提供する。【構成】 半導体素子の製造方法において、下層の基板を形成する工程と、該下層の基板上に主配線としてのW配線204を形成する工程と、このW配線204上にこのW配線204の比抵抗よりは低い比抵抗を有するCu膜205を形成する工程を施す。

Claim (excerpt)：

(a)下層の基板を形成する工程と、(b)該下層の基板上に主配線を形成する工程と、(c)該主配線表面上の一部または全部に該主配線の比抵抗よりは低い比抵抗を有する金属層を形成する工程を施すことを特徴とする半導体素子の配線の形成方法。