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J-GLOBAL ID：200903048416950502

半導体集積回路装置の製造方法

Inventor： 東出 太郎 ,  蓮見 和久
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2001063133
Publication number (International publication number)：2002270824
Application date： Mar. 07, 2001
Publication date： Sep. 20, 2002
Summary：

【要約】【課題】 特性が安定化した相補型MISFETの製造方法を提供する。【解決手段】 ゲート電極20及びサイドウォールスペーサを形成後に、高濃度不純物元素をイオン注入し熱処理によって高濃度ソース・ドレイン拡散領域25を形成し、前記サイドウォールスペーサを除去後に低濃度不純物元素をイオン注入し熱処理によってLDD拡散領域28及びポケット領域27を形成し、高濃度ソース・ドレイン拡散領域25表面をウェット洗浄後にサイドウォールスペーサ31a及び31bを形成後、高濃度ソース・ドレイン拡散領域25上にシリサイド32を形成する。

Claim (excerpt)：

(a)半導体基板上にゲート電極を形成する工程と、(b)前記ゲート電極の両側壁面に第1の側壁絶縁膜を形成する工程と、その後、第1の導電型の不純物元素をイオン注入法により前記半導体基板中に導入し、第1の熱処理を施すことによって第1の拡散領域を前記第1の側壁絶縁膜の両側に形成する工程と、(c)前記第1の側壁絶縁膜を除去する工程と、(d)その後、前記第1の導電型の不純物元素と同一の導電型であり、かつ前記第1の導電型の不純物元素よりも低濃度の第2の不純物元素をイオン注入法により前記半導体基板中に導入し、第2の熱処理を施すことによって第2の拡散領域を前記ゲート電極の両側に形成する工程と、(e)第2の側壁絶縁膜を前記ゲート電極の両側壁面に形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。

IPC (6)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/76 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331

FI (4)：

H01L 27/08 331 A ,  H01L 29/78 301 L ,  H01L 21/76 N ,  H01L 27/08 321 E

F-Term (48)：

5F032AA39 ,  5F032AA45 ,  5F032AA46 ,  5F032AA70 ,  5F032DA02 ,  5F032DA53 ,  5F032DA74 ,  5F032DA78 ,  5F048AA04 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BG14 ,  5F048DA25 ,  5F140AA21 ,  5F140AA24 ,  5F140AB03 ,  5F140BE03 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG28 ,  5F140BG37 ,  5F140BG50 ,  5F140BG52 ,  5F140BG54 ,  5F140BH15 ,  5F140BH36 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK03 ,  5F140BK13 ,  5F140BK20 ,  5F140BK22 ,  5F140BK23 ,  5F140CB04 ,  5F140CB08 ,  5F140CE07 ,  5F140CF04