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J-GLOBAL ID：200903048980019894

半導体装置の製造方法

Inventor：
清水 映

About 清水 映


Applicant, Patent owner：
株式会社リコー

About 株式会社リコー


Agent (1)： 鳥居 洋
Gazette classification：公開公報
Application number (International application number)：1997108450
Publication number (International publication number)：1998303315
Application date： Apr. 25, 1997
Publication date： Nov. 13, 1998
Summary：
【要約】【課題】 微細化が可能で、高いゲート信頼性を有するとともに、高い耐圧を有する低閾値電圧(Vth)のpMOSを提供する。【解決手段】 シリコン半導体基板1上にゲート酸化膜3を介して多結晶シリコ5ン膜を形成する工程と、n型多結晶シリコン膜が形成される領域以外をマスク6で覆い多結晶シリコン膜5に燐を導入する工程と、p型多結晶シリコン膜が形成される領域以外をマスク8で覆い多結晶シリコン膜5にボロンを導入する工程と、多結晶シリコン膜をパターニングしてゲート電極7a、9をそれぞれ形成する工程と、m型MOS形成領域以外をマスクで覆いnMOSのソース及びドレイン領域を形成する工程と、ゲート電極9の表面を酸化膜で被覆する工程と、pMOS形成領域以外をマスクで覆いpMOS形成領域の基板1内に酸化膜13で被覆されたゲート電極9をマスクとしてフッ化ボロンを導入しソース及びドレイン領域を形成する工程と、を有する。
Claim (excerpt)：
シリコン半導体基板上にゲート酸化膜を介して多結晶シリコン膜を形成する工程と、n型多結晶シリコン膜となる領域以外をマスクで覆い多結晶シリコン膜にn型不純物を導入する工程と、p型多結晶シリコン膜となる領域以外をマスクで覆い多結晶シリコン膜にボロンを導入する工程と、前記多結晶シリコン膜をパターニングしてnチャネル型MOS素子とpチャネル型MOS素子のゲート電極をそれぞれ形成する工程と、nチャネル型MOS素子形成領域以外をマスクで覆いnチャネル型MOS素子形成領域の基板内に前記ゲート電極をマスクとしてn型不純物を導入しソース及びドレイン領域を形成する工程と、前記ゲート電極の表面を酸化膜で被覆する工程と、pチャネル型MOS素子形成領域以外をマスクで覆いpチャネル型MOS素子形成領域の基板内に酸化膜で被覆されたゲート電極をマスクとしてフッ化ボロンを導入しソース及びドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301
FI (2)：
H01L 27/08 321 B ,  H01L 21/28 301 A
Patent cited by the Patent：
Cited by examiner (4)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平7-007030   Applicant：シチズン時計株式会社
  • 特開昭62-217653
  • 特開昭62-217653
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