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J-GLOBAL ID：200903049184389139

半導体集積回路装置およびその製造方法

Inventor： 宮本 正文 ,  永井 亮
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1997172683
Publication number (International publication number)：1999026711
Application date： Jun. 30, 1997
Publication date： Jan. 29, 1999
Summary：

【要約】【課題】 DRAMを有する半導体集積回路装置において、半導体基板の不純物濃度を高くすることなく、メモリセル選択用MISトランジスタのしきい値を高くする。【解決手段】 DRAMのメモリセルを構成するnチャネル形のメモリセル選択用MOS・FETQのゲート電極5gを構成する低抵抗ポリシリコン膜の導電形をp+ 形とした。

Claim (excerpt)：

メモリセル選択用MISトランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるDRAMを半導体基板上に有する半導体集積回路装置であって、前記メモリセル選択用MISトランジスタのゲート電極が多結晶シリコン、バリア金属および高融点金属またはシリサイドが順次積層された構造を成し、前記多結晶シリコンの導電形を、前記メモリセル選択用MISトランジスタのソース・ドレイン用の半導体領域の導電形とは逆の導電形としたことを特徴とする半導体集積回路装置。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

FI (2)：

H01L 27/10 681 F ,  H01L 27/10 621 C