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J-GLOBAL ID：200903049255860458

半導体装置及びその製造方法及びこれに使用されるリードフレーム

Inventor： 辻 和人 ,  米田 義之 ,  迫田 英治 ,  西郷 幸生 ,  宮地 直己 ,  薗 陸郎 ,  山口 一郎 ,  池元 義彦 ,  早川 美智雄 ,  久保田 義浩 ,  浜野 寿夫
Applicant, Patent owner： 富士通株式会社 ,  株式会社九州富士通エレクトロニクス
Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1994020642
Publication number (International publication number)：1995231069
Application date： Feb. 17, 1994
Publication date： Aug. 29, 1995
Summary：

【要約】【目的】 本発明は搭載される半導体素子とリード部が電気的に接続されてパッケージングされる半導体装置に関し、電気的特性の改善を図ることを目的とする。【構成】 リードフレーム57における半導体素子54が搭載されるステージ部53を第1〜第3のエリア53a〜53cにステージ分割し、半導体素子54の電極パッド、内部リード57a,第2及び第3のエリア53b,53c間でワイヤ58により電気的接続される。そして、分割された第1〜第3のエリア53a〜53cの裏面を表出させてパッケージング59が形成される構成とする。

Claim (excerpt)：

リードフレーム(52)のステージ部(53)上に半導体素子(54)が搭載され、前記ステージ部(53)周辺に配置されたリード部(57)の所定数の内部リード(57a)と電気的接続が行われて、樹脂モールドされたパッケージ(57)に所定数の外部リード(57b)を表面延出させて内設される半導体装置において、前記ステージ部(53)が少なくとも前記半導体素子(54)の搭載領域(53a)を有して所定役割の所定数の領域にステージ分割され、前記半導体素子(54)及び所定の領域(53b,53c)と所定の前記内部リード(57a)とが電気的に接続されると共に、分割された前記ステージ部の前記半導体素子(54)搭載面の裏面を前記パッケージ(59)より表出させることを特徴とする半導体装置。

IPC (4)：

H01L 23/50 ,  H01L 21/56 ,  H01L 23/12 ,  H01L 23/28