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J-GLOBAL ID：200903049395655005
パルスデューティ検出回路
Inventor：
,
Applicant, Patent owner：
Agent (1)：
佐藤 成示 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993185695
Publication number (International publication number)：1995046100
Application date： Jul. 28, 1993
Publication date： Feb. 14, 1995
Summary：
【要約】 (修正有)【目的】 高周波ノイズの影響が少なく、高精度なパルスデューティを検出する。【構成】 入力信号パルスがHighレベルである期間と Lowレベルである期間の比率をパルスデューティとして検出する回路において、入力信号パルス中の高周波ノイズを除去し正確な周期を知るためのフィルター回路8と、入力信号パルスがHighレベルである期間と Lowレベルである期間を検出するのに用いられるクロックを発生するクロック発生回路2と、クロックをカウントするカウンタ回路3と、そのカウント結果よりパルスデューティを判定するデューティ判定回路4と、フィルタ回路で得られた正確な周期を用いて前記カウンタ回路でのカウントを制御するコントロール回路6とを備える。
Claim (excerpt)：
入力信号パルスがHighレベルである期間と Lowレベルである期間の比率をパルスデューティとして検出する回路において、入力信号パルス中の高周波ノイズを除去し正確な周期を知るためのフィルタ回路と、前記入力信号パルスがHighレベルである期間と Lowレベルである期間を検出するのに用いられるクロックを発生するクロック発生回路と、前記クロックをカウントするカウンタ回路と、そのカウント結果より前記パルスデューティを判定するデューティ判定回路と、前記フィルタ回路で得られた正確な周期を用いて前記カウンタ回路でのカウントを制御するコントロール回路とを備えたことを特徴とするパルスデューティ検出回路。
IPC (2)：
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