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J-GLOBAL ID:200903049497843205

不揮発性半導体記憶装置およびその駆動方法

Inventor:
Applicant, Patent owner:
Agent (1): 佐藤 隆久
Gazette classification:公開公報
Application number (International application number):1999361877
Publication number (International publication number):2001168219
Application date: Dec. 20, 1999
Publication date: Jun. 22, 2001
Summary:
【要約】【課題】MONOS型メモリトランジスタにおいて、動作電圧を低電圧化したまま、書き込み速度を向上させる。【解決手段】基板1と、基板表面に設けられた半導体のチャネル形成領域1aと、チャネル形成領域1aを挟んで基板表面に形成された第1,第2不純物領域2,4と、チャネル形成領域1aに対向する面内および膜厚方向に離散化された電荷蓄積手段(キャリアトラップ)を内部に含むゲート絶縁膜6と、ゲート絶縁膜6上に設けられたゲート電極8とを備える。基板ホットエレクトロン、2次衝突電離ホットエレクトロンなど基板と垂直方向に電荷を加速させる、あるいは、チャネル形成領域1aの表面に段差1bを形成する。その結果、電荷蓄積手段が電荷加速方向に位置することとなり、注入効率が高まる。
Claim (excerpt):
基板と、当該基板の表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第1および第2不純物領域と、上記チャネル形成領域上に設けられたゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、上記ゲート絶縁膜内で、上記チャネル形成領域に対向した面内および膜厚方向に離散化され、かつ、動作時に電荷が加速される方向に設けられている電荷蓄積手段とを有する不揮発性半導体記憶装置。
IPC (4):
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2):
H01L 29/78 371 ,  H01L 27/10 434
F-Term (76):
5F001AA14 ,  5F001AA19 ,  5F001AA34 ,  5F001AB02 ,  5F001AB03 ,  5F001AC02 ,  5F001AC04 ,  5F001AC06 ,  5F001AC62 ,  5F001AD15 ,  5F001AD17 ,  5F001AD18 ,  5F001AD21 ,  5F001AD23 ,  5F001AE02 ,  5F001AE08 ,  5F001AF06 ,  5F001AF20 ,  5F001AG02 ,  5F001AG21 ,  5F001AG30 ,  5F083EP09 ,  5F083EP14 ,  5F083EP15 ,  5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP49 ,  5F083EP55 ,  5F083EP63 ,  5F083EP68 ,  5F083EP77 ,  5F083ER02 ,  5F083ER05 ,  5F083ER06 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083ER23 ,  5F083ER30 ,  5F083GA30 ,  5F083HA03 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083KA06 ,  5F083KA12 ,  5F083MA02 ,  5F083MA06 ,  5F083MA20 ,  5F083PR12 ,  5F083PR21 ,  5F083PR33 ,  5F083ZA21 ,  5F101BA16 ,  5F101BA46 ,  5F101BA54 ,  5F101BB02 ,  5F101BB04 ,  5F101BC02 ,  5F101BC07 ,  5F101BC11 ,  5F101BC13 ,  5F101BD05 ,  5F101BD07 ,  5F101BD09 ,  5F101BD13 ,  5F101BD15 ,  5F101BE05 ,  5F101BE07 ,  5F101BF02 ,  5F101BF05 ,  5F101BH02 ,  5F101BH03 ,  5F101BH16
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Cited by examiner (5)
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