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J-GLOBAL ID：200903049547466211

半導体基板の製造方法

Inventor： 辻 信博 ,  小澤 基 ,  棚橋 清隆 ,  山内 庄一
Applicant, Patent owner： 株式会社デンソー
Agent (1)： 恩田 博宣 (外1名)
Gazette classification：公開公報
Application number (International application number)：2002012172
Publication number (International publication number)：2003218037
Application date： Jan. 21, 2002
Publication date： Jul. 31, 2003
Summary：

【要約】【課題】埋込エピ成膜工程においてより埋込性を向上させることが可能となる半導体基板の製造方法を提供する。【解決手段】シリコン基板1にトレンチ3を形成し、エピタキシャル成長法によりトレンチ3内を含めたシリコン基板1上にエピタキシャル膜4を形成し、塩化水素を含んだ雰囲気においてエピタキシャル膜4の形成の際の処理圧力以上の雰囲気下にて塩化水素の気相エッチング作用を用いたエピタキシャル膜4の一部のエッチング処理と、エピタキシャル膜(5,6)の成膜処理とを複数回行ってトレンチ3内を重ねたエピタキシャル膜(4,5,6)にて埋め込む。

Claim (excerpt)：

半導体基板(1)にトレンチ(3)を形成する工程と、エピタキシャル成長法により前記トレンチ(3)内を含めた半導体基板(1)上にエピタキシャル膜(4)を形成する工程と、ハロゲン化物を含んだ雰囲気において前記エピタキシャル膜(4)の形成の際の処理圧力以上の雰囲気下にてハロゲン化物による気相エッチング作用を用いて前記エピタキシャル膜(4)の一部をエッチングする工程と、再度、エピタキシャル成長法により前記トレンチ(3)内を含めた半導体基板(1)上にエピタキシャル膜(5)を形成して前記トレンチ(3)内を重ねたエピタキシャル膜(4,5)にて埋め込む工程と、前記半導体基板(1)上のエピタキシャル膜(4,5)の表面を平坦化する工程と、を備えたことを特徴とする半導体基板の製造方法。

IPC (3)：

H01L 21/205 ,  C23C 16/30 ,  H01L 21/306

FI (3)：

H01L 21/205 ,  C23C 16/30 ,  H01L 21/302 P

F-Term (18)：

4K030BA40 ,  4K030BB12 ,  4K030CA04 ,  4K030CA12 ,  4K030DA09 ,  4K030JA09 ,  4K030JA10 ,  5F004AA16 ,  5F004BA19 ,  5F004DA29 ,  5F004DB01 ,  5F004EA27 ,  5F004EA34 ,  5F045AA06 ,  5F045AB02 ,  5F045AF03 ,  5F045BB12 ,  5F045HA13