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J-GLOBAL ID：200903049569338748
コバルトシリサイド膜を備えた半導体装置の製造方法及びその装置
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴木 喜三郎 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997290184
Publication number (International publication number)：1999126759
Application date： Oct. 22, 1997
Publication date： May. 11, 1999
Summary：
【要約】【課題】 半導体装置において、均一で平坦なコバルトシリサイド膜を形成するための方法及びその装置を提供すること。【解決手段】 コバルトを主成分とし、チタンを10アトミックパーセント未満含む合金をシリコン層等の上にスパッタリングし、次いで加熱処理を行ってコバルトシリサイドを主成分とする金属シリサイド層を形成する。合金が含有するチタンによって、シリコン層上の自然酸化膜の影響が排除でき、またシリサイド層の均一度、平坦度が向上するとともに、細線効果のないコバルトを主成分とすることにより、配線の低抵抗化及び半導体装置の高速化、高集積化を図ることができる。
Claim (excerpt)：
以下の工程を備えたことを特徴とする半導体装置の製造方法。(a)シリコン基盤の上に、フィールド酸化膜、ゲート酸化膜、ゲート電極、側壁、及び、不純物層を形成する工程と、(b)前記シリコン基盤、前記ゲート電極、前記側壁、前記不純物層、及びフィールド酸化膜上に、さらに、コバルトを主成分とし、チタンを10アトミックパーセント未満含む合金をスパッタリングして合金膜を形成する工程と、(c)前記合金膜、前記シリコン基盤上の不純物層、及び、前記ゲート電極を加熱処理して前記シリコン基盤上の不純物層及び前記ゲート電極上にコバルトシリサイドを主成分とするシリサイド膜を製造する工程と、(d)前記側壁及び前記フィールド酸化膜上に残留した合金膜をエッチングにより除去する工程。
IPC (3)：
H01L 21/28 301
, H01L 29/78
, H01L 21/336
H01L 21/28 301 S
, H01L 29/78 301 G
, H01L 29/78 301 P
