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J-GLOBAL ID：200903049619189234

半導体記憶装置及びその製造方法

Inventor： 野口 充宏
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994193280
Publication number (International publication number)：1996064779
Application date： Aug. 17, 1994
Publication date： Mar. 08, 1996
Summary：

【要約】【目的】 トレンチキャパシタとスタックドキャパシタの双方を有するメモリセル構造を有し、製造工程数の減少をはかり、且つスタックドキャパシタの下地高さの増大を抑えることのできるDRAMを提供すること。【構成】 Si基板1上にMOSトランジスタとキャパシタからなるメモリセルをマトリックス配置してなるDRAMにおいて、相互に隣接する第1及び第2のMOSトランジスタの一方にトレンチキャパシタが、他方にスタックドキャパシタが接続され、トレンチキャパシタの蓄積電極6はトレンチ4内にキャパシタ絶縁膜5を介して埋め込み形成され、接続電極10により第1のMOSトランジスタの拡散層9に接続され、スタックドキャパシタの蓄積電極17は基板1の主表面より上に形成されて第2のMOSトランジスタの拡散層9に接続され、蓄積電極17と接続電極10とは同一層で形成されていること。

Claim (excerpt)：

半導体基板上にMOSトランジスタとキャパシタからなる複数個のメモリセルから構成される半導体記憶装置において、相互に隣接する第1及び第2のMOSトランジスタの一方にトレンチキャパシタが接続され、他方にトレンチ以外のキャパシタが接続され、前記トレンチキャパシタの蓄積電極は、前記半導体基板に設けられたトレンチ内に第1のキャパシタ絶縁膜を介して埋め込み形成され、接続電極により第1のMOSトランジスタのソース・ドレインの一方に接続され、前記トレンチ以外のキャパシタの蓄積電極は、前記半導体基板の主表面より上に形成されて第2のMOSトランジスタのソース・ドレインの一方に接続され、前記トレンチ以外のキャパシタの蓄積電極と前記接続電極とは互いに重なり合わずに同一構成材で形成されてなることを特徴とする半導体記憶装置。

IPC (4)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3)：

H01L 27/10 621 Z ,  H01L 27/04 C ,  H01L 27/10 625 A