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J-GLOBAL ID：200903049652297514

多重化信号の位相同期回路

Inventor： 小代 夏樹 ,  坂本 典哉 ,  星野 潔 ,  廣田 敦志 ,  朝長 英一郎
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994175295
Publication number (International publication number)：1996046605
Application date： Jul. 27, 1994
Publication date： Feb. 16, 1996
Summary：

【要約】【目的】位相ロックループ回路の同期動作を安定したものとし、時刻データ作成にも利用できるようにする。【構成】時間および位相情報であるPCRと、カウンタ213からのカウント値とが減算器210に入力され、その差分がLPF211を介してVCXO212に供給され、その出力クロックの周波数および位相を制御する。ここで減算器210の出力は比較器214において固定値と比較され、その差が所定値よりも大きい場合にはカウンタ213にPCRがロードされ、これにより、減算器210の出力の大きな変動が抑制され、瞬時の位相ロック状態を得ることができる。またカウンタ213の出力は時刻値変換回路216で時間情報に変換される。

Claim (excerpt)：

ビットストリームに挿入された時間及び位相情報が供給される入力端子と、電圧制御発振器と、前記電圧制御発振器から出力されるシステムクロックによって動作するカウンタと、前記カウンタの出力値と前記入力端子の時間及び位相情報との差分を得る減算器と、前記減算器から出力された差分をフィルタリングして前記電圧制御発振器の制御端子に帰還するローパスフィルタと、前記減算器から出力された差分と固定値とを比較する比較器と、前記差分と固定値の差が一定値を越えると前記カウンタに対して前記入力端子の時間及び位相情報をロードする手段とを具備したことを特徴とする多重化信号の位相同期回路。

IPC (4)：

H04L 7/033 ,  H03L 7/06 ,  H04J 3/06 ,  H04L 7/10

FI (2)：

H04L 7/02 B ,  H03L 7/06 B