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J-GLOBAL ID：200903049771506245

半導体装置の製造方法

Inventor： 市村 昭雄
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 内原 晋
Gazette classification：公開公報
Application number (International application number)：1991164826
Publication number (International publication number)：1993013445
Application date： Jul. 05, 1991
Publication date： Jan. 22, 1993
Summary：

【要約】【目的】GaAsMESFETなどに幅の広いリセスと、その中にゲート下部の狭いリセスとを形成するとき、一度の目合せで位置を決定することにより、目合せずれの生じない2段リセスを形成する。【構成】GaAs基板1に窒化膜2を成長し、ゲート下部を除く幅の広いリセス上のみエッチング除去する。この窒化膜2をマスクとしてGaAs基板1をエッチングし、ゲート下部以外の幅の広いリセスを形成する。つぎに酸化膜3を成長してからレジスト4を塗布し、窒化膜2が露出するまでエッチバック平坦化を行なう。つぎに窒化膜2のエッチングレートが酸化膜3のエッチングレートよりも十分速くなる条件でドライエッチングを行ない、窒化膜2を除去する。つぎにゲート部以外をレジスト5でマスクして、GaAs基板1をエッチングして、ゲート下部のリセスを形成する。

Claim (excerpt)：

半導体基板の一主面上に第1の膜を堆積する工程と、広いリセス予定領域から狭いリセス予定領域を除く領域の前記第1の膜を選択エッチングする工程と、前記第1の膜をマスクとして前記半導体基板の表面をエッチングして狭いリセスを除く広いリセスを形成する工程と、全面に第2の膜を堆積してからエッチバック平坦化して前記第1の膜の表面を露出させる工程と、前記第1の膜を除去してから狭いリセス予定領域以外を第3の膜で覆って前記半導体基板の表面をエッチングして狭いリセスを形成する工程とを含む半導体装置の製造方法。

IPC (4)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 21/302

FI (2)：

H01L 29/80 B ,  H01L 29/80 F