Pat

J-GLOBAL ID：200903049867778599

差動増幅回路の出力回路

Inventor： 鈴木 久雄
Applicant, Patent owner： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1997324515
Publication number (International publication number)：1999163644
Application date： Nov. 26, 1997
Publication date： Jun. 18, 1999
Summary：

【要約】【課題】出力素子の能力を最大限に発揮させて負荷駆動能力を十分に確保しながら、消費電力の低減を図り得る差動増幅回路の出力回路を提供する。【解決手段】差動入力回路11の出力信号に基づいて、第一の出力トランジスタTr29 を動作させて出力端子To からソース電流を吐出するプルアップ動作と、第二の出力トランジスタTr30 を動作させて出力端子To からシンク電流を吸入するプルダウン動作とが行われる。ゲート電位制御回路12は、差動入力回路11の出力信号に基づいてプルアップ動作を行うとき、第一の出力トランジスタTr29 をオンさせるゲート電位を低電位側電源レベルとし、プルダウン動作を行うとき、第二の出力トランジスタTr30 をオンさせるゲート電位を高電位側電源レベルとする。

Claim (excerpt)：

一対の入力信号の電位差を増幅して出力する差動入力回路と、高電位側電源と出力端子との間に、PチャネルMOSトランジスタを第一の出力トランジスタとして接続し、前記出力端子と低電位側電源との間にNチャネルMOSトランジスタを第二の出力トランジスタとして接続し、前記差動入力回路の出力信号に基づいて、前記第一の出力トランジスタを動作させて前記出力端子からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタを動作させて前記出力端子からシンク電流を吸入するプルダウン動作とを行う出力回路とを備えた差動増幅回路であって、前記差動入力回路の出力信号に基づいて前記プルアップ動作を行うとき、前記第一の出力トランジスタをオンさせるゲート電位を低電位側電源レベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタをオンさせるゲート電位を高電位側電源レベルとするゲート電位制御回路を備えたことを特徴とする差動増幅回路の出力回路。

IPC (2)：

H03F 3/45 ,  H03F 3/30

FI (2)：

H03F 3/45 Z ,  H03F 3/30

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭62-230206
  
• 出力回路
  Gazette classification：公開公報   Application number：特願平4-281568   Applicant：株式会社東芝