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J-GLOBAL ID：200903049891667536
半導体装置の製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992139042
Publication number (International publication number)：1993335269
Application date： May. 29, 1992
Publication date： Dec. 17, 1993
Summary：
【要約】【目的】 異なる導電型のゲート電極を異方性エッチングにより形成する際に、所望の形状に歩留まりよく形成することができる製造方法を提供する。【構成】 半導体基板101の表面上にゲート電極構成材を堆積させて、ゲート電極構成材膜105を形成する工程と、ゲート電極構成材膜105上にレジスト膜106,120を形成し、このレジスト膜106,120をマスクとしてゲート電極構成材膜105に不純物イオンを注入することで、導電型の異なるゲート電極構成材膜105a,105bを設ける工程と、レジスト膜106,120を剥離する工程と、ゲート電極構成材膜105a,105b上に存在する絶縁膜107,108を剥離する工程と、ゲート電極構成材膜105a,105bにエッチングを行い、ゲート電極110a,110bを形成する工程とを備える。
Claim (excerpt)：
半導体基板の表面上にゲート電極構成材を堆積させて、ゲート電極構成材膜を形成する工程と、前記ゲート電極構成材膜上にレジスト膜を形成し、前記レジスト膜をマスクとして前記ゲート電極構成材膜に選択的に不純物イオンを注入することにより、導電型の異なる領域を設ける工程と、前記レジスト膜を剥離する工程と、前記ゲート電極構成材膜上に存在する絶縁膜を剥離する工程と、前記ゲート電極構成材膜にエッチングを行い、ゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/28 301
, H01L 27/092
, H01L 29/50
