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J-GLOBAL ID：200903050008149677

半導体記憶装置およびその製造方法

Inventor： 久本 大 ,  木村 紳一郎 ,  野田 浩正 ,  加藤 正高
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1993026458
Publication number (International publication number)：1994244433
Application date： Feb. 16, 1993
Publication date： Sep. 02, 1994
Summary：

【要約】【構成】コントロールゲート500と制御ゲート520を有する半導体記憶装置において、ビット配線200上にフローティングゲート520を形成した構造にする。また、半導体基板上に低抵抗材を堆積しビット配線200に加工する工程と、ビット配線上まで絶縁膜を挾んで積み上げたフローティングゲート500を形成する工程と、その上に制御ゲート520を形成する工程を有する製造方法にする。【効果】堆積した低抵抗材によるビット配線層のため拡散層に比べ抵抗を小さくすることができる。また、フローティングゲートをビット配線上まで広げて形成する工程により、Cfを決める底部面積に比べ、Ccを決める上部面積を大きくすることができ、Cc/Cfの大きな半導体記憶装置を形成することができる。

Claim (excerpt)：

半導体基板上に形成された基板と異なる導電型を持つ不純物拡散層よりなるソース,ドレイン領域と絶縁膜を介して前記ソース,ドレイン間の基板表面領域に電界効果を及ぼす、積層された制御ゲートとフローティングゲートよりなる絶縁ゲート型電界効果トランジスタを有し、前記フローティングゲートに蓄積された電荷により情報を保持し、前記制御ゲートからみた電界効果トランジスタの閾値により前記フローティングゲートに保持された情報を読みだす半導体記憶装置において、前記ソース、前記ドレイン領域が前記半導体基板の表面に堆積されたビット配線層に接続され、かつ、該フローティングゲートの少なくとも一部が前記ビット配線層上に配置されていることを特徴とする半導体記憶装置。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434