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J-GLOBAL ID：200903050042735364

基板中の浅いトレンチアイソレ-ション構造および基板上の集積回路デバイス内のホットキャリアの信頼性の問題を減少するための方法

Inventor： ラジェシュ レンガラジャン ,  シー ヴェンカタチャラム ジャイプラカシュ
Applicant, Patent owner： シーメンス アクチエンゲゼルシヤフト
Agent (1)： 矢野 敏雄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998374409
Publication number (International publication number)：1999284063
Application date： Dec. 28, 1998
Publication date： Oct. 15, 1999
Summary：

【要約】 (修正有)【課題】 基板中の浅いトレンチアイソレーション構造および基板上の集積回路デバイス内のホットキャリアの信頼性の問題を減少するための方法を提供する。【解決手段】 窒化物ライナー114の最上部の部分がP-FETチャネルの深さよりも下方であるように窒化物ライナーに切欠部を形成させる。また該構造を製造する際に、トレンチ内の窒化物ライナー上にフォトレジスト材料の層を堆積させ、チャネルの深さより下方へフォトレジスト材料に切欠部を形成させ、実質的にレジスト層と同じレベルまでの窒化物ライナーをエッチングし、次いで残りのフォトレジスト材料を除去し、酸化物充填702をトレンチ内に堆積させ、窒化物ライナーを封入する。【効果】 DRAMのアレイエリア内での高い保持時間を維持する一方で、DRAMのサポートサーキットエリア内でのホットキャリアの信頼性の問題が有利に減少される。

Claim (excerpt)：

基板中の浅いトレンチアイソレーション構造において、前記の浅いトレンチアイソレーション構造が、前記の基板中のトレンチおよび前記のトレンチ内で切欠部を形成させた窒化物ライナーからなっており、前記の窒化物ライナーの最上部の表面がトランジスタチャネルの深さより下方に配置され、前記のトランジスタチャネルの深さは前記の浅いトレンチアイソレーション構造の側方のウェル中に配置されたトランジスタの幅を表すことを特徴とする、基板中の浅いトレンチアイソレーション構造。

IPC (2)：

H01L 21/76 ,  H01L 21/762

FI (2)：

H01L 21/76 L ,  H01L 21/76 D