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J-GLOBAL ID：200903050134964475

半導体集積回路装置およびその製造方法

Inventor： 川上 博士 ,  齊藤 政良 ,  中村 吉孝 ,  川北 惠三 ,  山田 悟 ,  関口 敏宏 ,  只木 ▲芳▼▲隆▼ ,  福田 琢也 ,  徳永 尚文 ,  浅野 勇 ,  吉田 誠 ,  田丸 剛 ,  五嶋 秀和 ,  熊内 隆宏 ,  梅澤 唯史 ,  三ッ谷 晴仁
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998153822
Publication number (International publication number)：1999297951
Application date： May. 18, 1998
Publication date： Oct. 29, 1999
Summary：

【要約】【課題】 メモリセルサイズが微細化されたDRAMにおいて、ビット線の寄生容量の増大を防止することによって、情報蓄積用容量素子に蓄積された信号を高感度に検出できるようにする。【解決手段】 ビット線BLの幅を、フォトリソグラフィの解像限界で決まる最小加工寸法よりも微細にすることにより、隣接するビット線との間に形成される寄生容量を低減する。ビット線BLの幅を微細化するには、オゾンを用いたアッシングでフォトレジスト膜43を削ることによって、ビット線パターン43aの幅を最小加工寸法よりも微細にする。

Claim (excerpt)：

半導体基板の主面上の第1領域に、ワード線と一体に構成されたゲート電極を備えたメモリセル選択用MISFETが形成され、前記メモリセル選択用MISFETを覆う第1絶縁膜の上部に、前記メモリセル選択用MISFETのソース、ドレインの一方と電気的に接続されたビット線が形成され、前記ビット線の上部に形成された第2絶縁膜の上部に、前記メモリセル選択用MISFETのソース、ドレインの他方と電気的に接続された情報蓄積用容量素子が形成されたメモリセルを有する半導体集積回路装置であって、前記ビット線の幅は、フォトリソグラフィの解像限界で決まる最小寸法未満の寸法で構成されていることを特徴とする半導体集積回路装置。

IPC (2)：

H01L 27/108 ,  H01L 21/8242