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J-GLOBAL ID：200903050397328140

半導体装置及びその製造方法

Inventor： 茶谷 雅夫
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 鈴木 弘男
Gazette classification：公開公報
Application number (International application number)：1995185758
Publication number (International publication number)：1997036313
Application date： Jul. 21, 1995
Publication date： Feb. 07, 1997
Summary：

【要約】 (修正有)【課題】 高精度な容量素子を持つ半導体装置において、容量の段差を低減し、層間膜の平坦化及びコンタクトの形成を容易にし、且つ余分な膜の成長等の無駄を減らす。【解決手段】 ポリシリコンゲートもしくはサリサイドゲート構造で容量素子を併せ持つ半導体装置およびその製造方法において、ゲートポリシリコンの成長を2回に分け、第1のポリシリコン4の成長後に容量絶縁膜5を成長させ、容量絶縁膜5を容量下部電極の形状にパターニングした後、第2のポリシリコン7を成長させる。その後、フォトレジスト6をゲート電極および容量上部電極形状にパターニングし、ポリシリコンエッチングを行なうことによってゲート電極及び容量の上下電極を同時に形成することにより、簡略な工程で段差の増加しない構造が得られる。

Claim (excerpt)：

MOS型半導体装置の製造方法において、半導体基板上に分離用LOCOS酸化膜及びMOS型トランジスタ形成領域にゲート酸化膜を形成する工程と、前記LOCOS酸化膜及前記ゲート酸化膜上に第1のポリシリコン膜を成長させる工程と、前記第1のポリシリコン膜上に単層もしくは複層の容量絶縁膜を成長させる工程と、容量の下部電極生成領域以外の前記単層もしくは複層の容量絶縁膜を選択的に除去する工程と、前記第一のポリシリコン膜及び前記単層もしくは複層の容量絶縁膜上に第2のポリシリコン膜を成長させる工程と、フォトリソグラフィー技術を用いフォトレジストをゲート電極の形状及び単層もしくは複層の容量絶縁膜が形成された領域内の容量の上部電極の形状にパターニングする工程と、前記フォトレジストをマスクとしてポリシリコンの異方性エッチングを行ない、前記ゲート電極を前記第1のポリシリコン膜及び前記第2のポリシリコン膜の積層構造で形成すると同時に、容量の前記上部電極を前記フォトレジストをマスクとしてエッチングされた前記第2のポリシリコン膜で形成し、かつ容量の前記下部電極を前記単層もしくは複層の容量絶縁膜をマスクとして自己整合的にエッチングされた前記第1のポリシリコン膜で形成する工程を含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/28 301

FI (2)：

H01L 27/04 C ,  H01L 21/28 301 T