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J-GLOBAL ID：200903050569373320

識別再生回路

Inventor： 谷越 貞夫
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994302403
Publication number (International publication number)：1996163053
Application date： Dec. 06, 1994
Publication date： Jun. 21, 1996
Summary：

【要約】【目的】個別に識別位相の調整を行う必要がなく、最適識別位相条件を自動的に保持することのできる識別再生回路を提供することにある。【構成】クロック信号抽出回路33によって入力データ信号からクロック信号を抽出し、このクロック信号を電圧制御移相器35により電圧制御信号に応じて位相調整し、フリップフロップ32によって入力データ信号を位相調整されたクロック信号に基づき同期化してデータ識別再生出力を得るものであって、フリップフロップ32の入力データ信号をそれぞれ二つの遅延素子361,362によって互いに異なる遅延時間D1,D2だけ遅延し、排他的論理和ゲート363,364によってフリップフロップ32の出力との排他的論理和を演算し、平滑回路365,366によって平滑し、差動増幅器367で差分増幅することで電圧制御移相器35に対する電圧制御信号を生成するようにしている。

Claim (excerpt)：

入力データ信号からクロック信号を抽出するクロック信号抽出回路と、前記クロック信号抽出回路で抽出されるクロック信号を電圧制御信号に応じて位相調整する電圧制御移相器と、前記入力データ信号を前記電圧制御移相器で位相調整されたクロック信号に基づき同期化してデータ識別再生出力を得るフリップフロップと、前記フリップフロップの入力データ信号を第1の遅延時間だけ遅延出力する第1の遅延素子と、前記フリップフロップの入力データ信号を前記第1の遅延時間とは異なる第2の遅延時間だけ遅延出力する第2の遅延素子と、前記第1の遅延素子の出力と前記フリップフロップの出力との排他的論理和を演算する第1の排他的論理和ゲートと、前記第2の遅延素子の出力と前記フリップフロップの出力との排他的論理和を演算する第2の排他的論理和ゲートと、前記第1、第2の排他的論理和ゲートの出力をそれぞれ平滑出力する第1、第2の平滑回路と、前記第1、第2の平滑回路の出力の差電圧を増幅することで、前記電圧制御移相器に対する電圧制御信号を生成する差動増幅器とを具備する識別再生回路。

IPC (8)：

H04B 10/28 ,  H04B 10/26 ,  H04B 10/14 ,  H04B 10/04 ,  H04B 10/06 ,  H03L 7/00 ,  H04L 7/027 ,  H03K 5/00

FI (3)：

H04B 9/00 Y ,  H04L 7/02 A ,  H03K 5/00 U