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J-GLOBAL ID：200903050870297192

不揮発性半導体記憶装置及びその製造方法

Inventor： 遠藤 哲郎 ,  稗田 克彦 ,  白田 理一郎 ,  有留 誠一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1992088805
Publication number (International publication number)：1993291586
Application date： Apr. 09, 1992
Publication date： Nov. 05, 1993
Summary：

【要約】 (修正有)【目的】 素子分離領域の微細化で、かつ読み出し時のセル電流が多く流れ、アクセススピードが速く、かつ、カットオフ特性のよい装置を得る。【構成】 不揮発性半導体記憶装置、特に、NAND型不揮発性半導体記憶装置において、半導体基板7の素子分離領域に形成された溝2と、この溝内に上部を除いて設けられた素子間分離膜9と、少なくとも前記半導体基板7の素子領域1上面から両側の前記溝の上部側壁に渡ってゲート絶縁膜6を介して形成された電荷蓄積層5と、その電荷蓄積層の上に絶縁膜4を介して形成された制御ゲート電極3と、前記素子領域1に電荷蓄積層5及び、制御ゲート電極3を挟んで設けられたソース及びドレイン領域とを備えて構成されている。【効果】 本発明によれば、アクセススピードが速く、かつ、カットオフ特性のよい不揮発性半導体記憶装置が得られる。

Claim (excerpt)：

半導体基板の素子分離領域に形成された溝と、この溝内に上部を除いて設けられた素子間分離膜と、少なくとも前記半導体基板の素子領域上面から両側の前記溝の上部側壁に渡ってゲート絶縁膜を介して形成された電荷蓄積層と、その電荷蓄積層の上に絶縁膜を介して形成された制御ゲート電極と、前記素子領域に電荷蓄積層及び、制御ゲート電極を挟んで設けられたソース及びドレイン領域とを備えた不揮発性半導体記憶装置。

IPC (3)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭64-059960
  
• 特開昭64-053463
  
• 特開平1-309383
  
• 特開昭63-181346