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J-GLOBAL ID：200903051054144279

半導体集積回路装置の製造方法

Inventor： 平沢 賢斉 ,  川北 惠三 ,  中村 吉孝 ,  山田 悟 ,  浅野 勇
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1997173699
Publication number (International publication number)：1999026718
Application date： Jun. 30, 1997
Publication date： Jan. 29, 1999
Summary：

【要約】【課題】 DRAMのメモリセルを構成する情報蓄積用容量素子の下部電極を形成する工程の歩留まりを向上させる。【解決手段】 メモリアレイの酸化シリコン膜に形成した溝の内部に多結晶シリコン膜56を形成した後、酸化シリコン膜をウェットエッチングして情報蓄積用容量素子の下部電極60を形成する際、周辺回路領域の酸化シリコン膜53の表面に多結晶シリコン膜56を残しておくことで、周辺回路領域の酸化シリコン膜53がエッチングされるのを防止する。

Claim (excerpt)：

メモリセル選択用MISFETとこれに直列に接続された情報蓄積用容量素子とでメモリセルを構成し、前記情報蓄積用容量素子を前記メモリセル選択用MISFETの上部に配置したDRAMを有する半導体集積回路装置の製造方法であって、(a)半導体基板の主面のメモリアレイにメモリセル選択用MISFETを形成し、周辺回路領域に周辺回路のMISFETを形成する工程、(b)前記メモリセル選択用MISFETおよび周辺回路のMISFETの上部に、後の工程で形成される情報蓄積用容量素子の高さに相当する膜厚を有する第1絶縁膜を堆積する工程、(c)フォトレジスト膜をマスクにしたエッチングでメモリアレイの前記第1絶縁膜を開孔して溝を形成すると共に、メモリアレイと周辺回路領域との境界部の前記第1絶縁膜を開孔して前記メモリアレイを囲む長溝を形成する工程、(d)前記溝および前記長溝の内部を含む前記第1絶縁膜の上部に、情報蓄積用容量素子の下部電極を構成する第1導電膜を堆積した後、前記第1導電膜の上部に、前記溝および前記長溝を埋め込む膜厚の第2絶縁膜を堆積する工程、(e)周辺回路領域を覆うフォトレジスト膜をマスクにしたエッチングでメモリアレイの前記第2絶縁膜と前記第1絶縁膜の上部の前記第1導電膜とをエッチングすることにより、前記溝および前記長溝の内部と、前記周辺回路領域とに前記第1導電膜を残す工程、(f)前記溝とこれに隣接する溝の隙間の前記第1絶縁膜、前記溝および長溝の内部の前記第2絶縁膜、前記周辺回路領域の前記第2絶縁膜をエッチングすることにより、上方に開孔部を有する筒形の下部電極を形成する工程、(g)前記下部電極の上部に第3絶縁膜および第2導電膜を堆積した後、前記第2導電膜、前記第2絶縁膜および前記第1導電膜をパターニングすることにより、前記第1導電膜からなる下部電極と、前記第3絶縁膜からなる容量絶縁膜と、前記第2導電膜からなる上部電極とで構成される情報蓄積用容量素子を形成する工程、を含むことを特徴する半導体集積回路装置の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

FI (2)：

H01L 27/10 681 F ,  H01L 27/10 621 C