Pat

J-GLOBAL ID：200903051135200025

半導体集積回路装置およびその製造方法

Inventor： 池田 良広 ,  岡崎 勉
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1996236288
Publication number (International publication number)：1998084051
Application date： Sep. 06, 1996
Publication date： Mar. 31, 1998
Summary：

【要約】【課題】 メモリセルを構成するトランジスタがその隣接するメモリセルとソース同士およびドレイン同士が共通に接続されるように並列に配置された電気的一括消去型半導体不揮発性記憶装置において、その製造工程を削減する。【解決手段】 浮遊ゲート電極8を形成する以前に第2絶縁膜11を成膜し、次にその第2絶縁膜11のトランジスタのチャネル領域6とすべき位置に開口12を形成し、ソース部およびドレイン部である不純物半導体領域4,5を形成するための不純物イオンを斜めにイオン打ち込み方式によって打ち込み、その後に浮遊ゲート電極8を形成する。

Claim (excerpt)：

半導体基板の主面に形成された素子分離領域および前記素子分離領域に囲まれた活性領域と、前記活性領域の前記主面の近傍に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第1の絶縁膜を介して形成された制御ゲート電極とを含む不揮発性メモリセルを有する半導体集積回路装置であって、前記トンネル絶縁膜は、前記半導体基板の主面上に形成された第2の絶縁膜に開口した開口底面の前記主面上に形成され、前記浮遊ゲート電極は、前記トンネル絶縁膜および前記第2の絶縁膜の上層に形成され、かつ、単層膜、または、ほぼ均一な膜厚を有する積層膜から構成されるものであることを特徴とする半導体集積回路装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434