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J-GLOBAL ID：200903051162346821

パラメトリック発振器を用いた論理ネットワーク

Inventor： 大島 利雄 ,  リチャード アーサー キール
Applicant, Patent owner： 富士通株式会社
Agent (1)： 石田 敬 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995081579
Publication number (International publication number)：1996279741
Application date： Apr. 06, 1995
Publication date： Oct. 22, 1996
Summary：

【要約】【目的】 本発明は、パラメトリック発振器(SET発振器)を用いた論理ネットワークに関し、各ゲートで位相反転現象が生じるのを防止し、誤動作の無いパラメトリック・コンピュータを構築するのに寄与することを目的とする。【構成】 それぞれSET発振器を有し、所定の論理演算を行うように互いに接続された複数のゲート10n と、各SET発振器を励振するためのポンプ信号源30とを備え、特定のゲートにポンプ信号VP の周波数の半分の周波数をもつ外部入力信号VINを持続的に印加すると共に、全てのゲートの電源20n をオン状態とするように構成する。

Claim (excerpt)：

パラメトリック・コンピュータにおいて所定の論理演算機能を実現するように構成された論理ネットワークであって、それぞれパラメトリック発振器を有し、前記所定の論理演算を行うように互いに接続された複数のゲート(10n )と、該複数のゲートのそれぞれのパラメトリック発振器を励振するためのポンプ信号(VP )を供給する交流電源(30)とを具備し、前記複数のゲートのそれぞれのパラメトリック発振器は、少なくとも一つのトンネリング接合(12n )と、該トンネリング接合に直列に接続され、オン/オフ制御されるバイアス用の電源(20n , 14n )とを有し、該トンネリング接合に単一電子トンネリング振動を発生させ、その発生した振動を該ポンプ信号の分数調波に位相ロッキングさせて複数の安定した位相状態を得るようにしたものであり、前記複数のゲートのうち特定のゲートに前記ポンプ信号の周波数の半分の周波数をもつ外部入力信号(VIN)を持続的に印加すると共に、全てのゲートの電源をオン状態とすることを特徴とするパラメトリック発振器を用いた論理ネットワーク。

IPC (3)：

H03K 19/00 ,  H01L 49/00 ,  H03B 7/08

FI (3)：

H03K 19/00 Z ,  H01L 49/00 ,  H03B 7/08