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J-GLOBAL ID：200903051178670300
半導体デバイスおよびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993316209
Publication number (International publication number)：1995169854
Application date： Dec. 16, 1993
Publication date： Jul. 04, 1995
Summary：
【要約】【構成】 層間絶縁膜3上のTiの酸化物からなる拡散バリア層9に井戸状の溝を作製し、そのバリア層9の上に下部電極材料層4を形成した後、バリア層9と下部電極層4が平坦化されるまでエッチング又は研磨を行う。この平坦化された基板上に強誘電体薄膜5を作製し、下部電極面積より大きい面積でバリア層9と強誘電体膜5を微細加工する。しかる後上部電極6を作製する。【効果】 強誘電体膜と層間絶縁膜との相互拡散を抑制する共に、微細加工が困難な下部電極材料(Pt等)のエッチング工程をなくすことができ、さらにゾルゲル法やスパッタ法など強誘電体膜を容易に作製できるが段差被覆性がよくない成膜方法を用いることができる。これらの効果によりデバイスの信頼性を高めることが可能となる。
Claim (excerpt)：
層間絶縁膜上に、Tiの酸化物を層状に有し、該層に下部電極材料が埋め込まれており、かつ該下部電極を覆う強誘電体薄膜、上部電極を有することを特徴とする半導体デバイス。
IPC (4)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 J
, H01L 27/04 C
