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J-GLOBAL ID：200903051204089964

半導体装置およびその製造方法

Inventor： 島田 雅夫
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：1994128093
Publication number (International publication number)：1995321343
Application date： May. 19, 1994
Publication date： Dec. 08, 1995
Summary：

【要約】【目的】 バイアホールを微細に加工できるようにする。トランジスタや配線の寄生容量を低減化する。基板を再現性よく薄膜化する。【構成】 GaAs基板1上に、AlGaAsの第1のエッチング阻止層2、GaAs中間層3、AlGaAsの第2のエッチング阻止層4、活性層5を形成し、ゲート電極8、ソース・ドレイン電極7、9を有するMESFET6を形成する[(a)図]。素子形成面に石英板10を貼り付け、基板1を研磨およびエッチングにより除去する[(b)図]。エッチング阻止層2、中間層3を選択的にエッチングしてバイアホールの大径部12を形成する[(c)図]。第2のエッチング阻止層4、活性層5を選択的にエッチングしてバイアホールの小径部13を形成し、裏面電極14を形成する[(d)図]。石英板10を剥離する。

Claim (excerpt)：

表面にソース電極、ドレイン電極およびゲート電極を有するトランジスタが形成され、ソース電極下に小径のバイアホールが形成された活性層と、前記活性層下に形成され、該活性層と同じ位置に小径のバイアホールが形成された第2のエッチング阻止層と、前記第2のエッチング阻止層下に形成され、前記ソース電極下に大径のバイアホールが形成された半導体中間層と、前記半導体中間層下に形成され、該半導体中間層と同じ位置に大径のバイアホールが形成された第1のエッチング阻止層と、前記第1のエッチング阻止層の下面の少なくとも前記トランジスタ下の領域を覆うように形成され、前記小径のバイアホールおよび前記大径のバイアホールを介して前記ソース電極に接続された裏面電極と、を備えたことを特徴とする半導体装置。

IPC (2)：

H01L 29/80 ,  H01L 21/306

FI (2)：

H01L 29/80 V ,  H01L 21/306 B

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭63-155773
  
• 特開昭62-211962