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J-GLOBAL ID：200903051326606145

歪み緩和膜の製造方法、および、歪み緩和膜を有する積層体

Inventor： 廣瀬 佳久 ,  澤野 憲太郎 ,  黄 晋二 ,  中川 清和 ,  服部 健雄 ,  白木 靖寛
Applicant, Patent owner： 廣瀬 佳久 ,  澤野 憲太郎 ,  黄 晋二 ,  中川 清和 ,  服部 健雄 ,  白木 靖寛
Agent (1)： 成瀬 重雄
Gazette classification：公開公報
Application number (International application number)：2002033786
Publication number (International publication number)：2003234289
Application date： Feb. 12, 2002
Publication date： Aug. 22, 2003
Summary：

【要約】【課題】歪み緩和膜の厚さを薄くすることができる、歪み緩和膜の製造方法を提供する。【解決手段】結晶Siからなる基板1に、Ar+イオンの注入を行う。これにより、基板1の表面11の近傍に、格子欠陥12を形成することができる。ついで、基板1の表面11に、薄膜2を成長させる。薄膜2の組成としては、例えばSiGeである。SiGeは、Siとは格子定数が異なるので、歪みを有しながら成長する。しかしながら、基板1に格子欠陥12を予め形成しているので、膜2の厚さが100nm程度でも、膜2の歪みが十分に緩和される。したがって、歪み緩和膜2の厚さを薄くすることができる。

Claim (excerpt)：

下記のステップを有することを特徴とする、歪み緩和膜の製造方法:(a)結晶構造を有する基板に格子欠陥を形成するステップ;(b)前記基板とは格子定数が異なる膜を前記基板に積層して、歪みが緩和された前記膜を得るステップ。

IPC (2)：

H01L 21/20 ,  H01L 21/265

FI (2)：

H01L 21/20 ,  H01L 21/265 Q

F-Term (4)：

5F052DA03 ,  5F052GC01 ,  5F052HA06 ,  5F052JA01

Patent cited by the Patent：

Cited by examiner (2)

• 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
  Gazette classification：公開公報   Application number：特願2001-186767   Applicant：三菱マテリアルシリコン株式会社, 三菱マテリアル株式会社
• エピタキシャルシリコンウエハおよびその製造方法
  Gazette classification：公開公報   Application number：特願平11-247879   Applicant：新日本製鐵株式会社