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J-GLOBAL ID：200903051373277834
直並列型アナログ/デジタル変換器
Inventor：
Applicant, Patent owner：
Agent (1)：
内原 晋
Gazette classification：公開公報
Application number (International application number)：1991225751
Publication number (International publication number)：1993063571
Application date： Sep. 05, 1991
Publication date： Mar. 12, 1993
Summary：
【要約】【構成】並列型A/D変換部を3段に接続し、上位ビット,中位ビット,下位ビットのA/D変換を行ない、各段をパイプライン動作させる。また、内部のアナログ回路を2重化し、インタリーブ動作をさせる。この内部アナログ回路は、例えばD/A変換部4,サンプル・ホールド回路5および減算器6で構成し、動作時間を2倍にすることにより、動作速度に対する要求を1/2に緩和させている。【効果】高分解能且つ高速のA/D変換を実現するとともに、ハードウェア量を削減できる。
Claim (excerpt)：
入力端子に接続された第1のサンプル・ホールド回路と、前記第1のサンプル・ホールド回路の出力信号をデジタル値に変換する第1のアナログ/デジタル変換部と、前記第1のアナログ/デジタル変換部での変換結果を再びアナログ信号に変換するために並列接続された第1および第2のデジタル/アナログ変換部と、前記第1のサンプル・ホールド回路の出力をサンプル・ホールドするために並列接続された第2および第3のサンプル・ホールド回路と、前記第2および第3のサンプル・ホールド回路の出力からそれぞれ前記第1および第2のデジタル/アナログ変換部の出力を減算する第1および第2の減算器と、前記第1の減算器の出力および前記第2の減算器の出力を交互にデジタル値に変換する第2のアナログ/デジタル変換部と、前記第2のアナログ/デジタル変換部での変換結果を再びアナログ信号に変換するために並列に接続された第3および第4のデジタル/アナログ変換部と、前記第1および第2の減算器の出力をそれぞれサンプル・ホールドする第4および第5のサンプル・ホールド回路と、前記第4および第5のサンプル・ホールド回路の出力からそれぞれ前記第3および第4のデジタル/アナログ変換部の出力を減算する第3および第4の減算器と、前記第3の減算器の出力および前記第4の減算器の出力を交互にデジタル値に変換する第3のアナログ/デジタル変換部とを有することを特徴とする直並列型アナログ/デジタル変換器。
IPC (2)：
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