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J-GLOBAL ID：200903051541937144

MOS電界効果トランジスタ

Inventor： 芝原 健太郎 ,  森 秀光 ,  大西 貞之 ,  及川 隆一 ,  中島 謙 ,  伊藤 勝志 ,  山下 浩 ,  渡辺 啓仁 ,  神山 聡 ,  小島 義克 ,  浜田 健彦 ,  小山 邦明
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：1995164553
Publication number (International publication number)：1996335700
Application date： Jun. 08, 1995
Publication date： Dec. 17, 1996
Summary：

【要約】【目的】 S値が小さく、しきい値電圧の基板バイアス依存性の少ないFETにおいて、しきい値電圧の基板段差依存性を低くする。【構成】 Bを1E17cm-3以上含むSi基板1上にパッド酸化膜21とSi窒化膜22を形成し、Si窒化膜22を選択的に除去した後、熱酸化によりフィールド酸化膜2を形成する[図1(a)]。Si窒化膜22を取り除き、フッ酸でフィールド酸化膜2をエッチングして、Si基板1よりフィールド酸化膜2の表面の方が25nm以上低くかつ100nm以内となるようにする[図1(b)]。ゲート酸化膜6を形成し、ポリシリコンを堆積しこれにボロンを高濃度にドープした後、パターニングしてゲート電極5を形成する[図1(c)]。その後、ソース・ドレイン領域、層間絶縁膜、配線等を形成する。

Claim (excerpt)：

素子間を分離する素子分離絶縁膜の表面がシリコン基板の表面より下に位置し、素子分離絶縁膜に挟まれたシリコン基板の隆起部をゲート絶縁膜を介してゲート電極が覆っているMOS電界効果トランジスタにおいて、前記シリコン基板の不純物濃度が1E17cm-3以上であり、素子分離絶縁膜の端部の表面とシリコン基板の隆起部の表面との間の段差量が25nm以上100nm以下であることを特徴とするMOS電界効果トランジスタ。

IPC (4)：

H01L 29/78 ,  H01L 21/762 ,  H01L 27/108 ,  H01L 21/8242

FI (4)：

H01L 29/78 301 X ,  H01L 21/76 D ,  H01L 27/10 671 Z ,  H01L 29/78 301 R