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J-GLOBAL ID：200903051602377465

遅延設計方式

Inventor： 長谷川 拓己
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992055918
Publication number (International publication number)：1993258006
Application date： Mar. 16, 1992
Publication date： Oct. 08, 1993
Summary：

【要約】【目的】論理回路を階層設計する際に、下位下層を積み上げ、上位階層の設計に移った時点での遅延設計に関する後戻りを起こさせない。【構成】時刻格納手段1により階層間のタイミング定義を行い、各階層間を信号が通過する時刻を設定した後に設計を行い下位階層の設計を行う時点で、上位階層でのタイミングが確定するようにする。【効果】上記により、下位階層の設計を完了し、上位階層の設計を行った時点で、下位階層の設計に起因する問題が発見されることはない。

Claim (excerpt)：

(A)フリップフロップまたはラッチからの出力時点を時刻0とした場合の各階層間を信号が通過する時刻を格納する時刻格納手段と、(B)前記時刻格納手段に格納された時刻より下位階層内において許される時間を求める基準時間算出手段と、(C)前記基準時間算出手段により求められた時間を格納する基準時間格納手段と、(D)前記下位階層内に含まれる回路素子内の接続関係及び遅延時間を格納する基本遅延情報格納手段と、(E)前記下位階層内に含まれる回路素子間の接続関係及び遅延時間を格納する下位階層情報格納手段と、(F)前記基準時間格納手段及び前記基本遅延情報格納手段及び前記下位階層情報格納手段に格納された情報より下位階層についての遅延解析を行う下位階層遅延解析手段と、(G)前記時刻格納手段に格納された時刻に基づき、その時刻に関する条件を満たすように設計された下位階層の回路を仮定し、この回路内の接続関係及び遅延時間を求める仮想情報作成手段と、(H)前記仮想情報作成手段により求められた情報を格納する仮想情報格納手段と、(I)上位階層内に含まれる回路素子間の接続関係及び遅延時間を格納する上位階層情報格納手段と、(J)前記仮想情報格納手段及び前記上位階層情報格納手段に格納された情報より前記上位階層についての遅延解析を行う上位階層遅延解析手段とを有することを特徴とする遅延設計方式。

IPC (2)：

G06F 15/60 360 ,  G06F 15/60