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J-GLOBAL ID：200903051643627786

半導体記憶装置

Inventor： 伊藤 貴敏
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 稲垣 清
Gazette classification：公開公報
Application number (International application number)：1993141838
Publication number (International publication number)：1994350055
Application date： Jun. 14, 1993
Publication date： Dec. 22, 1994
Summary：

【要約】【目的】 半導体記憶装置の製造工程数を削減する。【構成】 抵抗負荷型セルを備えるSRAMのメモリセル内で第一ドライバトランジスタのドレインと、第二ドライバトランジスタのゲート電極と、高抵抗負荷素子の一端とを一括に接続するコンタクトを、第一ドライバトランジスタのドレイン拡散層のためのコンタクトホール内に設ける。コンタクトホール形成のためのエッチング工程が1回で済むので、工程数が削減でき製造時間及びコストが低減される。コンタクトを金属配線層で第一スイッチングトランジスタのソースと接続することにより、メモリセルの読み書きの高速化が可能であり、また、コンタクトを第二ドライバトランジスタのゲート電極を介して第一スイッチングトランジスタのソースと接続することにより、設計の自由度が高まる。

Claim (excerpt)：

半導体基板上に形成される4つのトランジスタと該トランジスタ上部に形成される2つの抵抗負荷素子とを1つのメモリセル内に備えるスタティック型の半導体記憶装置において、第一の前記トランジスタの拡散層と、該拡散層の一部を覆うゲート酸化膜上に形成される、第二の前記トランジスタのゲート電極と、該ゲート電極を覆う第一の絶縁層上に形成される第一の前記抵抗負荷素子の一端とを、前記拡散層のためのコンタクトホール内で一括に接続する第一のコンタクトを備えることを特徴とする半導体記憶装置。

IPC (2)：

H01L 27/11 ,  H01L 21/90