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J-GLOBAL ID：200903051660588158

半導体装置

Inventor： 佐藤 典章 ,  助川 和雄
Applicant, Patent owner： 富士通株式会社
Agent (1)： 有我 軍一郎
Gazette classification：公開公報
Application number (International application number)：1994129998
Publication number (International publication number)：1995335894
Application date： Jun. 13, 1994
Publication date： Dec. 22, 1995
Summary：

【要約】【目的】 超薄膜SOI構造のCMOSを構成する際、ESDノイズのピーク電圧を低減することにより、ESD保護回路のESD耐圧を向上させてESD保護回路の性能を向上させることができるとともに、ESD保護回路に使用されるMOSFETの内部電界を緩和してESD保護回路自身の劣化を抑制することができる。【構成】 絶縁層2上に形成され、周囲を絶縁層4,9で囲われた半導体領域3において、第1導電型半導体領域3と第2導電型半導体領域5,6とが接して形成され、該第2導電型半導体領域5,6が外部と入出力を行う端子23と内部回路41に接続されてなることを特徴とする半導体装置。

Claim (excerpt)：

絶縁層(2)上に形成され、周囲を絶縁層(4,9)で囲われた半導体領域(3)において、第1導電型半導体領域(3)と第2導電型半導体領域(5,6)とが接して形成され、該第2導電型半導体領域(5,6)が外部と入出力を行う端子(23)と内部回路(41)に接続されてなることを特徴とする半導体装置。

IPC (7)：

H01L 29/786 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 29/78

FI (5)：

H01L 29/78 311 K ,  H01L 27/04 H ,  H01L 27/08 321 H ,  H01L 29/78 301 K ,  H01L 29/78 311 C

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-097066
  
• 特開平4-259259
  
• 特開平4-297018