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J-GLOBAL ID：200903051747535026

強誘電体膜を有する半導体メモリ装置

Inventor： 高橋 武博
Applicant, Patent owner： オリンパス光学工業株式会社
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992273230
Publication number (International publication number)：1994125057
Application date： Oct. 12, 1992
Publication date： May. 06, 1994
Summary：

【要約】【目的】 本発明は電極配線後の熱処理時に不所望な合金の形成を防止する電極配線構造を有する強誘電体膜を有する半導体メモリ装置を提供する。【構成】 半導体基板201上に設けられたスイッチング素子、例えばn型MOSトランジスタ200とこのn型MOSトランジスタ及び該トランジスタに対して不接合で電気的に分離された位置に下部電極、強誘電体膜、上部電極とを順次積層してなる強誘電体容量素子220とを導電体配線材により接続する際、前記上部電極及び下部電極と前記導電体配線材の接続界面に予めメタルバリヤ層として高融点金属薄膜層212を設けている。

Claim (excerpt)：

半導体基板上に設けられたスイッチング素子としてのトランジスタ及び該トランジスタに対して不接合で電気的に分離された位置に下部電極、強誘電体膜、上部電極とを順次に積層してなる強誘電体容量素子とを導電体配線材により電極配線してなる強誘電体膜を有する半導体メモリ装置において、前記電極配線に先立って、前記上部電極及び下部電極と前記導電体配線材との接続界面に予めメタルバリヤ層として高融点金属薄膜層を形成したことを特徴とする強誘電体膜を有する半導体メモリ装置。

IPC (2)：

H01L 27/108 ,  H01L 27/04