Pat
J-GLOBAL ID：200903051874317224
記憶装置
Inventor：
,
,
,
Applicant, Patent owner：
Agent (1)：
藤島 洋一郎
Gazette classification：公開公報
Application number (International application number)：2004062131
Publication number (International publication number)：2005252068
Application date： Mar. 05, 2004
Publication date： Sep. 15, 2005
Summary：
【課題】 選択された記憶セルに対する書き込みを行う際に特定の条件を設定することにより、データの読み出しを容易にかつ精確に行うことができるようにする。【解決手段】 記憶セル100は、電極11(第1電極)と電極12(第2電極)との間に電極間物質層13を挟持した構造を有し、電極11と電極12との間の抵抗値の変化によりデータを記憶する。記憶素子が高抵抗状態にあるときの抵抗値をR_mem _high、記憶素子が低抵抗状態にあるときの抵抗値をR_mem _low1、負荷回路111Aの抵抗値をR_load、第2電源線107の電圧を基準電圧として、読み出し電圧をVread、閾値電圧をVth_criticalと表記する。記憶セルに対してデータの書き込みを行う際に、これらのパラメータが特定の関係を満たすようにして低抵抗状態を作り出す。負荷回路111Aも記憶セル100の記憶素子と同じ構造の素子により形成される。【選択図】 図3
Claim (excerpt)：
抵抗値が少なくとも高抵抗および低抵抗の2つの状態に変化して複数のデータを記憶可能な記憶素子と、この記憶素子へのアクセスを制御するトランジスタとにより構成される記憶セルを、複数行、複数列配置してなる記憶セルアレイと、
ワード線を介して前記記憶セルアレイ内の複数の記憶セルに接続されたロウアドレスデコーダおよびビット線を介して前記複数の記憶セルに接続されたカラムアドレスデコーダとを有し、前記記憶セルへのアクセス制御を行う制御手段と、
第1および第2の電源線を含み、前記記憶セルに対して所定の(読み出し)電圧を印加するための電源供給手段と、
前記記憶セルに記憶されたデータを検出するためのセンスアンプと、
読み出し時に前記記憶セルを通してビット線へと流れる電流を電圧に変換するための負荷回路とを備え、
前記記憶素子が高抵抗状態にあるときの抵抗値をR_mem _high、前記記憶素子が低抵抗状態にあるときの抵抗値をR_mem _low1、前記負荷回路の抵抗値をR_load、前記第2の電源線の電圧を基準電圧として、読み出しを行うために前記第1の電源線と第2の電源線との間に印加する読み出し電圧をVread、前記記憶素子の抵抗値の変化が発生する閾値電圧をVth_criticalと表記した場合に、前記記憶セルに対してデータの書き込みを行う際に、次式(1),(2)の関係を満たすようにして低抵抗状態を作り出す
ことを特徴とする記憶装置。
R_mem _low1<={Vread *R_mem _high/ (R_mem _high +R_load) -0.01} *Rload/{Vread *R_mem _high/ (R_mem _high +R_load) * Rload/R_mem _high +M(Mは任意の値)} ...(1)
かつ
Vread *R_mem _high/ (R_mem _high +R_load) <= Vth_critical
...(2)
IPC (2)：
FI (2)：
H01L27/10 451
, G11C13/00 A
5F083FZ10
, 5F083JA37
, 5F083JA39
, 5F083JA60
, 5F083LA03
, 5F083LA04
, 5F083LA05
, 5F083LA11
Cited by applicant (1)
Cited by examiner (2)
Return to Previous Page
