Pat

J-GLOBAL ID：200903052402169767

半導体装置の製造方法

Inventor： 慎 ホンジェ ,  松本 功 ,  犬飼 和明 ,  松下 篤志 ,  大橋 直史 ,  曽祢 修次 ,  実沢 佳居
Applicant, Patent owner： 株式会社半導体先端テクノロジーズ
Agent (2)： 高田 守 ,  高橋 英樹
Gazette classification：公開公報
Application number (International application number)：2003192745
Publication number (International publication number)：2005032750
Application date： Jul. 07, 2003
Publication date： Feb. 03, 2005
Summary：

【課題】アッシングによる低誘電率膜の比誘電率の変化を抑制する。【解決手段】シリコン基板2上に低誘電率膜4としてのポーラスMSQを形成し、低誘電率膜4上にハードマスク6を形成する。ハードマスク6上にレジストパターン8を形成し、このレジストパターン8をマスクとしてハードマスク6と低誘電率膜4をパターニングし、開口10を形成する。水素とヘリウムガスとを含む混合ガス12を用いて、200°C〜400°Cの温度でアッシングを行い、レジストパターン8を除去する。【選択図】 図1

Claim (excerpt)：

基板上に低誘電率膜を形成する工程と、 前記低誘電率膜上にハードマスクを形成する工程と、 前記ハードマスク上にレジストパターンを形成する工程と、 前記レジストパターンを用いて、前記ハードマスクと前記低誘電率膜とをパターニングする工程と、 水素と希ガスとを含む混合ガスを用いて、200°C以上400°C以下の温度で、前記レジストパターンをアッシングする工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L21/3065 ,  H01L21/768

FI (2)：

H01L21/302 104H ,  H01L21/90 C

F-Term (29)：

5F004BB26 ,  5F004BD01 ,  5F004CA04 ,  5F004DA22 ,  5F004DA23 ,  5F004DA24 ,  5F004DB07 ,  5F004DB23 ,  5F004DB24 ,  5F004DB26 ,  5F004EA03 ,  5F004EA07 ,  5F004EA28 ,  5F004EB01 ,  5F004EB03 ,  5F033KK01 ,  5F033QQ09 ,  5F033QQ15 ,  5F033QQ28 ,  5F033QQ37 ,  5F033RR01 ,  5F033RR06 ,  5F033RR21 ,  5F033RR25 ,  5F033RR29 ,  5F033SS11 ,  5F033SS22 ,  5F033WW03 ,  5F033XX24

Patent cited by the Patent：

Cited by examiner (2)

• 有機シリカガラスのビアエッチング方法
  Gazette classification：公開公報   Application number：特願2002-282571   Applicant：テキサスインスツルメンツインコーポレイテッド
• アッシング方法
  Gazette classification：公開公報   Application number：特願2001-284373   Applicant：日本電気株式会社