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J-GLOBAL ID：200903052420691721

高耐圧半導体装置

Inventor： 井上 智樹 ,  二宮 英彰 ,  杉山 公一 ,  大村 一郎 ,  小倉 常雄
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000289786
Publication number (International publication number)：2002100774
Application date： Sep. 25, 2000
Publication date： Apr. 05, 2002
Summary：

【要約】【課題】 本発明の目的は、ターンオフ耐量を向上した半導体装置を提供することである。【解決手段】 本発明の半導体装置においては、隣り合うp型ベース層2の間にp型ベース層2よりも深くp型アバランシェ領域9が形成されている。このp型アバランシェ領域9に注目すると、ターンオフ状態においてエミッタ-コレクタ間電圧が高くなり空乏層中の電界がある臨界点を超えるとアバランシェ電流が発生するが、p型アバランシェ領域9の方がp型ベース層2よりも深く形成されているので、p型アバランシェ領域9の直下の方が電界強度は強くなり、p型アバランシェ領域9の直下でアバランシェ電流が発生する。本実施の形態の半導体装置では集中した電流がp型アバランシェを流れるので、ラッチアップが生じることなく確実にターンオフできる。

Claim (excerpt)：

第1導電型半導体基板と、この第1導電型半導体基板の第1主面上に選択的に形成された第2導電型ベース層と、この第2導電型ベース層内に選択的に形成された第1導電型エミッタ層と、この第1導電型エミッタ層および前記第2導電型ベース層、前記第1導電型半導体基板に接するようにゲート絶縁膜を介して形成されたゲート電極と、前記第1導電型エミッタ層と前記第2導電型ベース層に接するように形成された第1主電極と、前記第1導電型半導体基板の第2主面上に形成された第2導電型エミッタ層と、この第2導電型エミッタ層に接して形成された第2主電極とを具備し、通電状態では主要な電流経路となる高耐圧半導体素子が配列形成されてなる高耐圧半導体装置において、前記第1主電極と電気的に接続され、かつ前記主要な電流経路となる高耐圧半導体素子に囲まれ、かつ前記主要な電流経路となる高耐圧半導体素子より早くアバランシェを起こし、前記第1主電極に電気的に接続された第2導電型アバランシェ領域が複数存在することを特徴とする高耐圧半導体装置。

IPC (5)：

H01L 29/78 655 ,  H01L 29/78 ,  H01L 29/78 653 ,  H01L 29/78 654 ,  H01L 21/336

FI (5)：

H01L 29/78 655 E ,  H01L 29/78 655 G ,  H01L 29/78 653 A ,  H01L 29/78 654 A ,  H01L 29/78 658 B