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J-GLOBAL ID：200903052647004364

集積化したテクスチャメモリと補間論理回路

Inventor：
ハンナ,マーク・アール

About ハンナ,マーク・アール

, 
ナージ,マイケル・ビイ

About ナージ,マイケル・ビイ


Applicant, Patent owner：
シリコン・グラフィクス・インコーポレーテッド

About シリコン・グラフィクス・インコーポレーテッド


Agent (1)： 山川 政樹 (外5名)
Gazette classification：公表公報
Application number (International application number)：1995523600
Publication number (International publication number)：1997510309
Application date： Mar. 07, 1995
Publication date： Oct. 14, 1997
Summary：
【要約】コンピュータグラフィックスシステムでテクスチャマッピングを行う際に使用する半導体チップ(200)。テクスチャは半導体チップに入力される。これらのテクスチャは主メモリ(205)に記憶される。テクセルの読出し及び書込みを高速化するために、キャッシュメモリ(208)を使用する。主メモリ(205)とキャッシュメモリ(208)との間のデータ転送をメモリコントローラ(203)を用いて制御する。上記構成要素と同じ半導体チップ上に補間回路(209)を設ける。この補間回路(209)は、主メモリ(205)に記憶されたテクスチャに基づいて補間を行うことにより、出力テクセルを生成する。補間後のテクセル値は、半導体チップによって出力され、これによってマルチプロセッサ環境における伝送バンド幅およひ記憶の冗長性を最小限にすることができる。
Claim (excerpt)：
コンピュータシステムでテクスチャマッピングを行うための半導体チップにおいて、 前記半導体チップにテクスチャを入力するための入力と、 その入力に接続され、前記テクスチャを記憶する主メモリと、 その主メモリに接続され、最も新しく使用されたテクスチャを記憶するキャッシュメモリと、 前記主メモリ及びキャッシュメモリに接続されて、その主メモリとキャッシュメモリとの間のデータ転送を制御するメモリコントローラと、 前記メモリに接続され、前記キャッシュメモリに記憶された最も新しく使用されたテクスチャに基づく補間によって出力テクセルを生成する補間回路と、 その補間回路に接続され、その出力テクセルを出力するための出力と、を具備し、前記入力、主メモリ、キャッシュメモリ、メモリコントローラ、及び補間回路が同じ基板上に作り込まれている半導体チップ。
IPC (2)：
G06T 11/00 ,  G06F 12/00 580
FI (2)：
G06F 15/72 350 ,  G06F 12/00 580
Patent cited by the Patent：
Cited by examiner (4)
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